「LOGIC」に関連した英語例文の一覧と使い方(191ページ目) - Weblio英語例文検索

An IC tag 20 is provided with a random number generation circuit 26 for generating a basic clock signal CL for a logic control circuit 25; a transmission means for repeatedly transmitting an initial signal to a reader/writer in every random interval time according to the establishment of a power supply voltage Vd; and a reception means for receiving a command including the ID information from the reader/writer.例文帳に追加

ＩＣタグ２０は、論理制御回路２５用の基本クロック信号ＣＬを発生する乱数発生回路２６と、電源電圧Ｖd の確立により初期信号をランダムなインタバル時間ごとにリーダライタに繰返し送信する送信手段と、リーダライタからのＩＤ情報を含むコマンドを受信する受信手段とを備える。 - 特許庁

A procedure comprises processing of analyzing a clock skew in a circuit, processing of analyzing information about timing violation, processing of analyzing information about output delay of each flip-flop, processing of analyzing information about cell characteristics, processing of optimizing the value of the clock skew, processing of adding a delay to a clock line, and processing of outputting information about a changed wiring path and logic.例文帳に追加

回路のクロックスキューを解析する処理と、タイミング違反の情報を解析する処理と、各フリップフロップの出力遅延の情報を解析する処理と、セル特性の情報を解析する処理し、クロックスキューの値を最適化する処理と、クロックラインに遅延を追加する処理と、変更された配線パス、論理の情報を出力する処理とで構成される。 - 特許庁

The apparatus includes at least one magnetic storage medium, and a reconfigurable logic device, an FPGA coupled to the at least one magnetic storage medium, is constituted so as to read continuous streams of target data from the FPGA, and is constituted according to a desire using a template or so as to match a type of retrieval and the data to be retrieved.例文帳に追加

少なくとも１つの磁気記憶媒体と、再構成可能論理デバイスとを含み、少なくとも１つの磁気記憶媒体に結合されたＦＰＧＡを含み、そこから目標データの連続ストリームを読み取るように構成され、テンプレートを用いてまたは検索のタイプおよび検索されるデータに合うように望みに合わせて構成される。 - 特許庁

The logic verification program allows a personal computer 100 to function as a verification item input editor (S1) which enables an input of a verification item in a natural language on a tabular display screen and to function as a verification result feedback means (S5) which enables the creation of a test report by feeding-back the verification result to the verification item input editor.例文帳に追加

論理検証プログラムにより、パーソナルコンピュータ１００を、表形式の表示画面において検証項目の自然言語による入力を可能とする検証項目入力エディタ（Ｓ１）、検証結果を上記検証項目入力エディタにフィードバックすることでテストレポートの生成を可能とする検証結果フィードバック手段（Ｓ５）として機能させる。 - 特許庁

This device comprises: a logic block that is a bus master, having a data transfer request signal, a data transfer permission signal and a data transfer bus, issuing the data transfer request signal, and transferring data via the data transfer bus after receiving the data transfer permission signal; and a virtual bus model monitoring the data transfer request signal, and issuing the data transfer permission signal.例文帳に追加

データ転送要求信号、データ転送許可信号、及びデータ転送バスを所有し、データ転送要求信号を発行し、データ転送許可信号を受けた後にデータ転送バスを介してデータを転送する、バスマスターとなる論理ブロックと、前記データ転送要求信号を監視し、データ転送許可信号を発行する、仮想バスモデルからなる。 - 特許庁

When a phase frequency comparator 11 outputs an UP pulse, 2 NOR logic (NOR circuit 21) of the minimal delay time detection signal K2 and the UP pulse communicates a clock to an UP pulse counter 19, a lock-off detection signal K3 at an H level is outputted, and an L level is inputted to a reset period hold counter 17.例文帳に追加

さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。 - 特許庁

The circuit for generating a dividing clock is provided with a counter operating at an input clock, a selector for selecting a load signal of the counter, a holding circuit for holding an output bit of the counter at a clock having a phase reverse to the input clock, and a logic gate for generating a dividing clock from the output bit of the counter and an output signal of the holding circuit.例文帳に追加

分周クロックを生成する回路として、入力クロックで動作するカウンタと、そのカウンタのロード信号を選択するセレクタと、そのカウンタの出力ビットを入力クロックの逆相のクロックで保持する保持回路と、そのカウンタの出力ビットと該保持回路の出力信号から分周クロックを生成する論理ゲートを具備したものである。 - 特許庁

A device for verifying processing logic of station service equipment comprises a plurality of determination modules 21-1 to 21-n that are matched at interstation fares using matched fare determination data 10 and extract all adjustment origin station candidates on a season ticket section read from a composite ticket, and a matching means 22 for matching the adjustment origin station candidates extracted by the determination modules.例文帳に追加

突合済みの運賃判定データ（１０）を使用した場合の２駅間運賃が突合済みであり、複合券から読み込んだ定期に対する精算起点駅候補を全て抽出する複数の判定モジュール（２１−１、２１−２、……２１−ｎ）と、各判定モジュールが抽出した精算起点駅候補を突合する突合手段（２２）とを備えたものである。 - 特許庁

When one redundancy version is selected out of a plurality of redundancy versions, a transmitter 100 rearranges transmission bits of a symbol by an arrangement converter 110 and a logic inverter 120 on the basis of the selected redundancy version, and modulates the symbols having the transmission bits rearranged by a mapper modulator 130 using a prescribed signal constellation.例文帳に追加

送信機１００は、複数の冗長度バージョンから一の冗長度バージョンが選択されると、配置変換器１１０および論理反転器１２０で、選択された冗長度バージョンに基づいてシンボルの送信ビットを並び替え、マッパ／変調器１３０で、送信ビットが並び替えられたシンボルを、所定の信号コンスタレーションを用いて変調する。 - 特許庁

The pattern language program forming device 10 comprises a storage device 2 for registering a first macro element, a macro element forming means 3 for forming a second macro element including the first macro element and registering it in the storage device 2, and a logic forming means 3 for forming a function block diagram 11 including the second macro element.例文帳に追加

本発明による図形言語プログラム作成装置（１０）は、第１マクロ要素が登録された記憶装置（２）と、第１マクロ要素を含む第２マクロ要素を作成し、前記記憶装置（２）に登録するマクロ要素作成手段（３）と、第２マクロ要素を含むファンクションブロックダイアグラム（１１）を作成するロジック作成手段（３）とを備えている。 - 特許庁

This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry.例文帳に追加

本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。 - 特許庁

An arousal level calculation means 31 calculates arousal levels 43 at, for example, 15-second intervals shorter than the shortest period of arousal level variations, and an output control means 35 performs an updated output of a display output 41 and an alarm sound output 39, in accordance with a preset output condition logic 37, on the basis of the arousal levels 43.例文帳に追加

覚醒度算出手段３１は、覚醒水準変化の最短周期よりも短い例えば１５秒間隔で覚醒度４３を算出し、出力制御手段３５は、この覚醒度４３を元に、予め定めた出力条件論理３７に従って表示出力４１および警報音声出力３９の更新出力を行う。 - 特許庁

The inspecting section 30A contains a combination circuit 32 having a plurality of logic circuits connected in series, a D flip-flop 31 for latching input inspection data Dtin with an inspection clock signal Ckt, and a D flip-flop 33 for latching an output signal 32a from the combination circuit 32 with the inspection clock signal Ckt to generate an output inspection data Dtout.例文帳に追加

検査部３０Ａは、複数の論理回路を直列に接続した組み合わせ回路３２と、入力検査データＤtinを検査クロック信号ＣＫｔによってラッチするＤフリップフロップ３１と、組み合わせ回路３２の出力信号３２ａを検査クロック信号ＣＫｔでラッチして出力検査データＤtoutを生成するＤフリップフロップ３３とを備える。 - 特許庁

The test bench circuit 103, in which a built-in logic circuit has a specific circuit configuration adapted to an inspected device 100, comprises transmitting and receiving circuits 111a to 111c for input/output signals 200 of the inspected device, and an inspection signal generating circuit 112, to thereby generate the input/output signals 200 of the inspected device.例文帳に追加

テストベンチ回路１０３は、内蔵された論理回路が被検査デバイス１００に適合する特有の回路構成を持ち、被検査デバイスの入出力信号２００用の送受信回路１１１ａ〜１１１ｃと検査信号生成回路１１２とを備えることによって被検査デバイスに対する入出力信号２００を生成する。 - 特許庁

Accordingly, the NMOSFETs 49 and 50, having the threshold voltage same as that of the NMOSFET used on a logic circuit, can be used without the use of the material of low threshold voltage, the NMOSFETs 49 and 50 can be on/off operated surely in the narrow range of operation, and the scale and the function of a drive circuit can be suppressed low.例文帳に追加

こうすれば、ＮＭＯＳＦＥＴ４９，５０として、低いしきい値のものを用いずに、例えば、ロジック回路領域に用いたＮＭＯＳＦＥＴと同じしきい値のものを用いることができ、そのぶん狭い動作範囲で、ＮＭＯＳＦＥＴ４９，５０を確実にＯＮ／ＯＦＦさせることができ、そのぶん駆動回路の規模や能力を小さく抑えることができる。 - 特許庁

When a LPRF unit is mounted on each printer, the printer are simultaneously connected to the wireless data communication device 5 by pico-net 1-7 simultaneous connection, then each printer acquires the printer setting, and a logic signal including the print data is simultaneously transferred to the printers while sorting the print data in accordance with the acquired printer setting of each printer.例文帳に追加

ＬＰＲＦユニットが各プリント装置に装着されると、各プリント装置は無線データ通信装置５とピコネット・１対７複数同時接続した後、各プリント装置のプリンタ設定を取得し、その取得した各プリント装置のプリンタ設定に応じて各プリントデータを振り分けながら各プリントデータを含んだロジックの信号を各プリント装置に同時伝送する。 - 特許庁

The programmable controller comprises an internal output element to operate in conjunction with an external output element and a sequence program with a simulation control logic incorporated therein for providing, in conjunction with operation of the internal output element, a virtual input value to an external input element to be changed in status afterwards when an ON/OFF status of the external output element is changed.例文帳に追加

プログラマブルコントローラは、外部出力要素に連動して動作する内部出力要素と、その外部出力要素のオンオフ状態を変化させた場合に、その後、状態の変化が予定されている外部入力要素に対して、内部出力要素の動作に連動して仮想入力値を与える模擬制御ロジックが組み込まれたシーケンスプログラムを有している。 - 特許庁

The decision circuit is supplied with the result of comparison with a vertical threshold K2 from a 2nd comparator circuit 36 and the result of comparison with a horizontal threshold K3 from a 3rd comparator circuit 37, and selects one of the output of the linear YC separating circuit and two-dimensional separating circuit 34 through its internal logic circuit.例文帳に追加

判別回路は第２の比較回路３６から垂直方向のしきい値Ｋ２との比較結果及び第３の比較回路３７から水平方向のしきい値Ｋ３との比較結果も供給され、判別回路３８で内部の論理回路に従って、１次元ＹＣ分離回路又は２次元分離回路３４の出力の一方を選択する。 - 特許庁

In a charge-pump circuit unit 11, a connection switching terminal SW1 selects a power source voltage VDD, a logic inversion buffer gate G2 and a capacitor C2 increase the power source voltage VDD by twice (2×VDD), and a connection switching terminal SW3 outputs a boosted voltage to an external unit, as a boosted control voltage VB.例文帳に追加

チャージポンプ回路ユニット１１では、接続切替端子ＳＷ１が電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２とキャパシタＣ２により、電源電圧ＶＤＤの２倍（２×ＶＤＤ）の昇圧動作を行い、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力する。 - 特許庁

Fabrication process is simplified by forming a Co silicide layer 20 simultaneously on the surface of the gate electrode 7B, source, and drain (n^+-type semiconductor region 16) of an MISFET constituting a logic LSI, and on the surface of a polysilicon film 7 becoming the gate electrode of an MISFET for selecting the memory cell of a DRAM in a subsequent process.例文帳に追加

ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極７Ｂ、ソース、ドレイン（ｎ^＋型半導体領域１６）のそれぞれの表面と、後の工程でＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極となる多結晶シリコン膜７の表面とにＣｏシリサイド層２０を同時に形成することによって、製造プロセスの簡略化を実現する。 - 特許庁

To provide a method of manufacturing a semiconductor element to which a gate dielectric film is applied, capable of increase the dielectric constant of the gate dielectric film applied to a high speed and high density logic element using a high dielectric material as the gate dielectric film and an very-high integrated element of 1G DRAM or larger and capable to improving leakage current characteristics.例文帳に追加

高誘電体物質をゲート誘電体膜として使用する高速高密度論理素子及び１Ｇ ＤＲＡＭ級以上の超高集積素子に適用するゲート誘電体膜の誘電率を高めると共に漏洩電流特性を改善することのできる、ゲート誘電体膜が適用される半導体素子の製造方法を提供すること。 - 特許庁

To provide slip transfer support technology for reducing work cost and risk involved in slip transfer, by supporting a manual work for preparing record format information and eliminating the need for remaking data output logic of a business program, in transferring to an open system, using a CSV (comma-separated values) format print data output program.例文帳に追加

ＣＳＶ形式印刷データ出力プログラムを利用したオープンシステムへの移行において、人手によるレコードフォーマット情報の作成作業を支援し、かつ業務プログラムのデータ出力ロジックの作り変えを不要とした、移行にかかる作業コストおよびリスクの低減できる帳票の移行支援技術を提供することを目的とする。 - 特許庁

A transmission circuit for transmitting data by using an impulse includes: a variable delay circuit 11 for defining a clock as an input and delaying the clock according to the data; and a logic circuit 12 for defining the clock and the output of the variable delay circuit as inputs and outputting the impulse by taking logical AND of the clock and the output of the variable delay circuit.例文帳に追加

インパルスを使用してデータを送信する送信回路であって、クロックを入力とし、前記データに応じて該クロックを遅延する可変遅延回路１１と、前記クロックおよび前記可変遅延回路の出力を入力とし、該クロックおよび該可変遅延回路の出力の論理を取ってインパルスを出力する論理回路１２と、を備えるように構成する。 - 特許庁

The subject device includes a segmenter that segments image data into an image data block, an image processing module communicated with the segmenter, a buffer 114 that stores the image data that are processed and segmented by the image processing module, and a decision logic device 104 that designates modules M1-M4 for processing the segmented image block on the basis of buffer status.例文帳に追加

本発明は、画像データを画像データブロックにセグメント化するセグメンタ、該セグメンタと通信する画像処理モジュール、該画像処理モジュールで処理したセグメント化した画像データを保存するバッファ１１４、及びバッファステータスに基づいてセグメント化した画像ブロックの処理のためにモジュールＭ１〜Ｍ４を指定する決定ロジック装置１０４を含む。 - 特許庁

A PCI card bus bridge (PCIC) 10a for personal computer(PC) (information equipment) is provided with a PCI bus interface block 11, first and second two card interface blocks 12 and 13 based on the PCMCIA standard and a conversion logic 14 for converting the data of a small-sized memory card specification to a PC card specification or vice versa.例文帳に追加

パーソナルコンピュータ（情報機器）用のＰＣＩＣ（ＰＣＩカードバスブリッジ）１０ａには、ＰＣＩバスインターフェースブロツク１１と、それぞれＰＣＭＣＩＡ規格に準拠した第１及び第２の２つのカードインターフェースブロック１２、１３と、小型メモリカード仕様のデータをＰＣカード仕様に変換し又は逆に変換する変換ロジック１４とが設けられている。 - 特許庁

The latency control signal generating circuit 45 responds to a second clock leading by a prescribed phase difference for the system clock, samples the delayed information signal during a first logic state section, delays a sampled signal, and generates a latency control signal deciding the generation point of output data.例文帳に追加

レイテンシ制御信号発生回路４５は、前記システムクロックに対して所定の位相差だけ先んじる第２クロックに応答し、前記遅延された読出し情報信号を前記第２クロックの第１論理状態区間中にサンプリングし、サンプリングされた信号を遅延させて出力データの発生時点を決定するレイテンシ制御信号を生じる。 - 特許庁

The logic circuit 14 is so constituted as not to output a signal to the power controller 15 for stopping the power to the board 17, if a signal with one of the switches 12A, 12B set off is input from both switches 12A, 12B when the controller 16 inputs a signal with the light emitting element 13.例文帳に追加

論理回路部１４は、発光素子１３を発光させているときの信号が発光素子制御部１６から入力されているときに、スイッチ１２Ａ、１２Ｂのうち一方のみオフの状態となった信号がスイッチ１２Ａ、１２Ｂから入力されても、基板１７への電源を停止させる信号を電源制御部１５へ出力しないように構成されている。 - 特許庁

In the fabrication process, a silicon nitride film 9 is left only on a region for forming the gate electrode 8A (word line WL) of an MISFET for selecting the memory cell of a DRAM, and not left on the gate electrode 8B of an MISFET constituting a logic LSI and on the gate electrodes 8C and 8D constituting the memory cell of an SRAM.例文帳に追加

ＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極８Ａ（ワード線ＷＬ）を形成する領域の上部のみに窒化シリコン膜９を残し、ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極８Ｂの上部およびＳＲＡＭのメモリセルを構成するゲート電極８Ｃ、８Ｄの上部には窒化シリコン膜９を残さないようにする。 - 特許庁

A data transfer circuit 30 is configured by an SRAM (Static Random Access Memory) 304 for once storing the data transferred from the CPU, a bus switch 302 for disconnecting the SRAM 304 from a bus 11 after the data is stored into the SRAM 304, and a logic circuit 306 for reading the data out of the SRAM 304 and for supplying the data to a decoder 32.例文帳に追加

ＣＰＵから転送されたデータを一旦格納するためのＳＲＡＭ３０４と、ＳＲＡＭ３０４にデータが格納された後、当該ＳＲＡＭ３０４をバス１１から切り離すバススイッチ３０２と、ＳＲＡＭ３０４からデータを読み出して、デコーダ３２に供給するロジック回路３０６とによって、データ転送回路３０を構成する。 - 特許庁

A reference frequency signal, generated by the push-pull signal generator 50, is input into each of the plurality of parallel signal generators 60, and the rectangular wave signals A1 and A2 and the rectangular wave signals B are converted by logic circuits in respective phase synchronizing parts 70, into synchronized push-pull rectangular wave signals D and G, which are supplied to subsequent stage inverter circuits 10.例文帳に追加

プッシュプル信号発生器50で生成した基準周波数信号を複数のパラレル信号発生器60にそれぞれ入力し、矩形波信号Ａ1 、Ａ2 及び矩形波信号Ｂをそれぞれの位相同期部70に設けた論理回路で互いに同期したプッシュプルの矩形波信号Ｄ、Ｇに変換して、後段のインバータ回路10に供給する。 - 特許庁

A component physical name of the second component is searched from the generated component information control table, using the component information, of the second component, held by the first component as an input source, and a component logic name indicating the second component held by the first component is correlated with the component physical name of the second component obtained by the search.例文帳に追加

そして第1のコンポーネントが保持する、第2のコンポーネントのコンポーネント情報を入力源として、生成したコンポーネント情報管理テーブルから、第2のコンポーネントのコンポーネント物理名を検索し、第1のコンポーネントが保持する、第2のコンポーネントを指すコンポーネント論理名と、検索して得た第2のコンポーネントのコンポーネント物理名を対応付ける。 - 特許庁

A method of generating a simulation model is provided, comprising a step (S108) of generating a net list containing circuit information of an electronic circuit using the functional block and a step (S109) of deleting the circuit information based on the net list and generating the gate simulation model for carrying out a timing simulation including logic information and delay information between input/output of the functional block.例文帳に追加

機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップ（Ｓ１０８））と、ネットリストを基に回路情報を削除し、機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップ（Ｓ１０９）とを有するシミュレーションモデル生成方法が提供される。 - 特許庁

In a driver circuit 10 including a TOP level shifter 80 for transmitting an input signal from a driving logic 20 to a TOP driver 40, the TOP level shifter is formed as a device constituted of a pulse generating circuit 82, an UP level shifter branch 84, a DOWN level shifter branch 86, and a signal evaluation circuit 88 post-connected thereto.例文帳に追加

駆動ロジック（２０）からＴＯＰドライバ（４０）へと入力信号を伝達するためのＴＯＰレベルシフタ（８０）を有する駆動回路（１０）において、ＴＯＰレベルシフタが、パルス発生回路（８２）と、ＵＰレベルシフタブランチ（８４）及びＤＯＷＮレベルシフタブランチ（８６）と、それらに後接続されている信号評価回路（８８）から成る装置として形成されていること。 - 特許庁

In the semiconductor device and its driving method, gate electrodes are provided on opposite sides of a semiconductor thin film constituting a transistor, a logic signal is applied to a first gate electrode and a threshold level control signal is applied to a second gate electrode, and the threshold level of a transistor constituting the semiconductor device is varied depending on the potential of the second gate electrode.例文帳に追加

本発明は、トランジスタを構成する半導体薄膜の両側にそれぞれゲート電極を設け、第一のゲート電極に論理信号を、第二のゲート電極にしきい値制御信号を加え、半導体装置を構成するトランジスタのしきい値を第二のゲート電極の電位によって可変にする半導体装置及びその駆動方法を提供する。 - 特許庁

When a predetermined operating mode is set, at an input logic channel setting section 104, an audio signal inputted from a cascade input terminal 82a is supplied to an input signal processing section 108 via an input patch section 106, thereby performing mixing processing of the audio signal as an audio signal of a normal input channel.例文帳に追加

所定の動作モードが設定されると、入力論理チャンネル設定部１０４においては、カスケード入力端子８２ａから入力された音声信号を入力パッチ部１０６を介して入力信号処理部１０８に供給することにより、通常の入力チャンネルの音声信号としてミキシング処理できるようにした。 - 特許庁

A reverse current reduction technique is realized, by mounting a circuit to take in a PWM signal, an output signal of the switching regulator and a supply voltage the and an OR gate for outputting a logic signal for controlling the turning ON/OFF of a PMOS buffer positioning at the output.例文帳に追加

逆電流低減技法が、ＰＷＭ信号と、スイッチングレギュレータの出力信号と、供給電圧とを取り入れて、逆電流の流れの開始を知らせるためのロジック信号を出力する回路、および出力に位置するＰＭＯＳバッファのオン／オフを制御するためのロジック信号を出力するＯＲゲートを実装することによって実現される。 - 特許庁

A pulse skip circuit of a logic circuit 3 outputs a skip signal and stops PWM signal output in a period when the PWM signal is not at Hi level after an output voltage VOUT rises and a voltage level of an error signal EAO of an error amplifier 8 falls below a voltage level of a triangular wave SLOPE.例文帳に追加

また、出力電圧ＶＯＵＴが上昇し、エラーアンプ８の誤差信号ＥＡＯの電圧レベルが低下して三角波ＳＬＯＰＥの電圧レベルよりも低くなり、ＰＷＭ信号がＨｉレベルとならない期間が発生すると、ロジック回路３のパルススキップ回路がスキップ信号を出力し、ＰＷＭ信号の出力を停止する。 - 特許庁

To solve the problem that because a conventional semiconductor integrated circuit incorporating a CPU, a ROM and a circuit for the partial modification of a program in the ROM is composed of hardware whose logic can not be modified, the number of modification spot prepared is fixed, and it is impossible to deal with if modification is required for the spots of which number exceeds the number.例文帳に追加

従来のＣＰＵとＲＯＭとＲＯＭ内のプログラムを部分的に修正する回路を内蔵する半導体集積回路は、論理変更不可能なハードウェアで構成されているため、用意されている修正個所数が固定であり、修正個所数より多くの修正が必要になった場合に、対応することができない。 - 特許庁

To provide a lavatory unit, in which display lamp incorporating work to a wall part or electric wire arranging work in an aircraft is omitted, determination logic whether the lavatory is occupied is also omitted to reduce cost, and whether it is occupied can be determined instantaneously either from seats or in front of the lavatory.例文帳に追加

航空機の機内において壁部への表示灯の組み込み作業や化粧室から壁部までの電気配線の取り回し作業を省き、さらに、従来の化粧室が空きか否かの判定ロジックも省いてコストダウンを図り、また、座席からも化粧室の正面からも瞬時に使用非使用を判断できる化粧室ユニットを提供すること。 - 特許庁

The system provides a software module executable in the data processing terminal and a hardware module via a network by inputting a data processing procedure, a processing time constraint, and a scale of the programmable logic circuit in the data processing terminal according to a processing procedure different by user, while referring to corresponding processing from a prepared software library and a hardware library.例文帳に追加

ユーザーにより異なる処理手順に応じて、データ処理手順と、処理時間制約と、データ処理装置が持つプログラマブル論理回路の規模を入力することにより、予め用意してあるソフトウェアライブラリとハードウェアライブラリから該当する処理を参照して、データ処理端末で実行可能なソフトウェアモジュールとハードウェアモジュールをネットワークを介して提供するシステム。 - 特許庁

When standard CD information is recorded on a writable recording carrier, the logic values interchanging alternately of the copy bits in recorded information, indicate that information recorded on the record carrier is a copy, without adversely affecting the reading of the information with a standard CD player.例文帳に追加

標準ＣＤ情報が書込可能型記録担体上に記録された場合、これによれば記録された情報内の複写ビットの交互に入れ替わる論理値により、標準のＣＤプレーヤによるその情報の読み取り処理に何ら悪影響を与えることなく、当該記録担体上に記録された情報が複写であることを示す。 - 特許庁

A resource board for a circuit emulator holds other emulation resources such as a programmable logic device (PLD) and a random access memory (RAM), and employs both hard-wired and network-based virtual signal paths to flexibly route signals between the emulation resources on the resource board and resources mounted on other resource boards, workstations and other external equipment.例文帳に追加

回路エミュレータ用のリソースボードは、プログラマブル論理デバイス（ＰＬＤ）とランダムアクセスメモリ（ＲＡＭ）のような他のエミュレーションリソースを具備し、ハードワイヤードでネットワークベースの仮想信号通路を用いてリソースボード上のエミュレーションリソースと、他のリソースボード上に取り付けられたリソース及びワークステーション並びに他の外部機器の間に柔軟に信号を送る。 - 特許庁

In this temperature detection circuit 20, a detection circuit 22 for detecting a detection voltage Vsen by a sensor element Sen uses a logic voltage Vcc for its driving power source, and the detection voltage Vsen and a reference potential Gnd' of a reference voltage Vref2 are connected not to the earth Gnd but to an output voltage Vref3 outputted from a voltage follower circuit 23, respectively.例文帳に追加

温度検出回路２０では、センサー素子Ｓenによる検出電圧Ｖsen を検出する検出回路２２は、その駆動電源をロジック電圧Ｖccとし、また検出電圧Ｖsen および基準電圧Ｖref2の基準電位Ｇnd’をいずれもアースＧndにすることなく、電圧フォロア回路２３から出力される出力電圧Ｖref3にしている。 - 特許庁

In this method, when original data is distributedly stored in two or more dispersed storage devices (backup sites) connected through a network, the original data are read for every prescribed bit, the read original data are divided into two or more divided data in a prescribed logic, and the data are transferred for every divided data to the two or more storage devices.例文帳に追加

オリジナルデータをネットワークを介して接続された２以上の分散された格納装置（バックアップサイト）に分散格納する際に、オリジナルデータを所定ビット毎に読み出して、読み出されたオリジナルデータを所定の論理で２以上の分割データに分割し、前記分割データ毎に前記２以上の格納装置に転送するようにしたものである。 - 特許庁

In this device, a storage area is divided to an area where read, write and deletion of data are executable and an area where only the read is executable, and information for making a USB mass storage class driver possessed by a host recognize these areas as areas corresponding to logic unit numbers defined in the SCSI command set of the USB mass-storage class driver is retained.例文帳に追加

記憶領域を、データの読み出し、書き込み及び削除を実行可能な領域と読み出しのみ実行可能な領域とに分け、これらの領域を、ホストが有するＵＳＢマスストレージクラスドライバのＳＣＳＩコマンドセットに定義された論理ユニット番号に対応する領域として、ＵＳＢマスストレージクラスドライバに認識させるための情報を保持する。 - 特許庁