「LOGIC」に関連した英語例文の一覧と使い方(190ページ目) - Weblio英語例文検索

To provide a method for processing printing in which printing data set so that a designated desired logic page is printed at a predetermined position of a recording medium is generated and outputted even when a printer without a specific control means is used in the case of N up printing, and an information processing apparatus applying the method.例文帳に追加

Ｎアップ印刷を行う場合に、特定の制御手段を有しない印刷装置を用いても、指定した所望の論理ページを記録媒体の所定の位置に印刷するように設定された印刷データを生成して出力する印刷処理方法及び当該印刷処理方法を適用した情報処理装置を提供すること。 - 特許庁

The buffer circuit in the logic circuit block 200 is made a buffer circuit 207 with a select function, in addition to the input terminal of the proper buffer circuit controlled by the output terminal of the NOR circuit 203, an input terminal controlled by the output terminal Q of the scan flip flop 103 for latching the data for scan test from the SCAN_IN terminal is provided.例文帳に追加

組合せ論理回路ブロック２００内のバッファ回路をセレクト機能付きのバッファ回路２０７とし、ＮＯＲ回路２０３の出力端子から制御される本来のバッファ回路の入力端子に加えて、ＳＣＡＮ＿ＩＮ端子からのスキャンテスト用のデータをラッチするスキャンフリップフロップ１０３の出力端子Ｑから制御される入力端子を設けた。 - 特許庁

A transmitter 100 rearranges transmission bits of a symbol based upon a selected redundancy version by an arrangement converter 110 and a logic inverter 120 once the one redundancy version is selected out of a plurality of redundancy versions, and modulates the symbols having the transmission bits rearranged by a mapper/modulator 130 using a predetermined signal constellation.例文帳に追加

送信機１００は、複数の冗長度バージョンから一の冗長度バージョンが選択されると、配置変換器１１０および論理反転器１２０で、選択された冗長度バージョンに基づいてシンボルの送信ビットを並び替え、マッパ／変調器１３０で、送信ビットが並び替えられたシンボルを、所定の信号コンスタレーションを用いて変調する。 - 特許庁

This dual mode address generator comprises inputs that receive a current address A, an address offset M, a buffer length L, and a control signal; and logic configured to compute a first memory address for a buffer with an implied lower boundary and a second memory address for a buffer with an implied higher boundary response to the A, M, and L.例文帳に追加

現在アドレスＡ、アドレスオフセットＭ、バッファ長Ｌおよび制御信号を受信する入力と、Ａ、Ｍ、およびＬに応じて、暗示下限境界を有するバッファの第１のメモリアドレスと暗示上限境界を有するバッファの第２のメモリアドレスとを計算するように構成された論理とを含むデュアルモードアドレス生成器が提供される。 - 特許庁

After the logics of the storage nodes are determined, the latch circuit can keep the state of the memory even when the source voltage of the level conversion circuit varies to some extent, and therefore the output voltage on the negative side can increasingly be reduced by reducing the level of the source voltage on the side of high electric potential without obstruction the transmission of the logic.例文帳に追加

ラッチ回路は、記憶ノードの論理が決定された後は、レベル変換回路の電源電圧がある程度変化されたとしても、その記憶状態を維持することができるため、論理伝搬に支障を来すこと無く、高電位側電源電圧のレベルを下げることによって負側の出力電圧をさらに低下させることができる。 - 特許庁

A transmitter 100, when a redundancy version is selected from among a plurality of redundancy versions, rearranges transmission bits of a symbol based on the selected redundancy version by an arrangement converter 110 and a logic inverter 120, and modulates the symbol whose transmission bits are rearranged by a mapping unit/modulator 130 employing a predetermined signal constellation.例文帳に追加

送信機１００は、複数の冗長度バージョンから一の冗長度バージョンが選択されると、配置変換器１１０および論理反転器１２０で、選択された冗長度バージョンに基づいてシンボルの送信ビットを並び替え、マッパ／変調器１３０で、送信ビットが並び替えられたシンボルを、所定の信号コンスタレーションを用いて変調する。 - 特許庁

To provide a semiconductor device, wherein a plurality of IIL devices and a bipolar transistor are formed on the same semiconductor substrate, by which ion implantation process into bases of the IIL devices and the bipolar transistor is made common to manufacture at low cost, the device is compact, and the flexibility of the design of a logic circuit will not deteriorate, and to provide its manufacturing method.例文帳に追加

複数のＩＩＬ素子とバイポーラトランジスタとが同じ半導体基板に形成されてなる半導体装置であって、ＩＩＬ素子とバイポーラトランジスタのベースのイオン注入工程を共通化して安価に製造することができ、小型で、論理回路設計の自由度が低下することのない半導体装置およびその製造方法を提供する。 - 特許庁

A customizable calculation system robust in structure and a system includes a processing control unit, an external object, and a means for connecting operably the processing control unit to the external object, and the processing control unit introduces intelligence into the external object, and executes a logic type function by the external object.例文帳に追加

カスタム化可能な構造的及びシステム的にロバストな計算システムであって、処理制御ユニットと、外部物体と、前記処理制御ユニットを前記外部物体に作動可能に接続する手段と、を備え、前記処理制御ユニットが、前記外部物体にインテリジェンスを導入し前記外部物体に論理型機能を実行させるように構成されている。 - 特許庁

An optoelectrical transducer includes a photocurrent extraction circuit 3 which extracts a photocurrent from an actually applied optoelectrical transducer alone to be inputted into a switching circuit 4, by specifying a plurality of blocks optionally as the actually applied optoelectrical transducer out of two-dimensional array semiconductor optoelectrical transducers 1 and 2 based on the control of a logic circuit 10.例文帳に追加

本発明の光電変換装置は、ロジック回路１０の制御に基づいて、二次元配置半導体光電変換素子１，２の中から任意で複数のブロックを実使用光電変換素子として指定して、当該実使用光電変換素子のみから光電流を抽出して切換回路４へ入力する光電流抽出回路３を具備するものである。 - 特許庁

The CPU 10 has a data output unit 11 for outputting data DATA to the lines DB1 to DBn, and a data comparator 12 for comparing the data DATA with data DATA obtained by inverting a logic input from the memory 30 through the lines DB1 to DBn to output a decision signal ϕJDG based on its compared result.例文帳に追加

ＣＰＵ１０は、バス線ＤＢ１〜ＤＢｎにデータＤＡＴＡを出力するデータ出力部１１と、該データＤＡＴＡとメモリ３０からバス線ＤＢ１〜ＤＢｎを介して入力される論理を反転したデータＤＡＴＡとを比較し、その比較結果に基づく判定信号φＪＤＧを出力するデータ比較部１２とが備えられる。 - 特許庁

A variable voltage part 12 varies voltage to be applied to the variable capacitance diode 11 according to external setting or an internal state (detected noise quantity, an operation frequency of a logic circuit 14, etc.), so that even after mounting a semiconductor device 10 on a mounting board, the capacity value of the variable capacitance diode 11 can be set to a value suitable for noise.例文帳に追加

可変電圧部１２は、外部からの設定または内部の状態（検出されるノイズ量やロジック回路１４の動作周波数など）に応じて可変容量ダイオード１１に印加する電圧を可変することにより、半導体装置１０を実装基板に実装した後でも、可変容量ダイオード１１の容量値をノイズに適した値に設定できる。 - 特許庁

In the case a level of the external disturbance noise 15 has exceeded the upper limit threshold 30 or is less than the lower limit threshold 31, the circuit outputs communication data whose stop bit logic is forcibly reversed to a receiver so as to allow the receiver discriminates the received communication data to be invalid data.例文帳に追加

外乱ノイズ１５を検出する上限しきい値３０及び下限しきい値３１を設け、外乱ノイズ１５の値が上限しきい値３０又は下限しきい値３１を越えた場合は、ストップビットの論理を強制的に逆にした通信データを受信装置に出力することで、受信装置に入力した通信データを無効データと判断させる。 - 特許庁

When the video signals encoded by encoding methods for TV broadcasting are input to the control circuit of the display, in each of the programmable logic ICs 31 and 32, a decoder circuit 53a for the video signals and a driver control circuit 62a for driving the display by impulse driving are formed by one of program sets stored in accordance with the individual coding methods.例文帳に追加

テレビジョン放送用の符号化方法で符号化された映像信号が入力される場合、各プログラマブルロジックＩＣ３１・３２には、各符号化方法に対応して記憶されたプログラムセットのうちの１つによって、当該映像信号のデコーダ回路５３ａと、インパルス駆動によってディスプレイを駆動するドライバ制御回路６２ａとが形成される。 - 特許庁

On an extension card 1 having a connector (A) 5 selectively connected to a host device or a test device and a connector (B) 6 to which a subscriber circuit to be inspected is connected, a logic circuit 2 that monitors or replaces data on a PCM highway, a switch 3 to set the data for replacement, and a light emitting diode 4 that displays a monitored signal are provided.例文帳に追加

上位装置または試験装置に選択的に接続されるコネクタ（Ａ）５と被検査加入者回路が接続されるコネクタ（Ｂ）６とを有する延長カード１上に、ＰＣＭハイウェイ上のデータをモニタあるいは入れ替えする論理回路２と、この入れ替えするデータを設定するスイッチ３と、モニタされた信号を表示する発行ダイオード４とを設ける。 - 特許庁

The image processor for performing real-time image processing comprises a table for performing conversion from a logic memory number to a physical memory number in image processing for successively performing switching input for each frame, a table for holding a reference number of each physical memory number, a holding list of unused physical memory numbers, and the like, in which assignment of physical memories is dynamically performed.例文帳に追加

本発明は、リアルタイムで画像処理を行う装置において、フレーム毎に順次切換入力を行う画像処理で、論理メモリ番号から物理メモリ番号へ変換を行うテーブルと各物理メモリ番号の参照数を保持するテーブルと未使用物理メモリ番号の保持リスト等を設け、動的に物理メモリの割当を行う画像処理装置に関する。 - 特許庁

As the data copying operation, the address multiplexer and the data multiplexer are respectively controlled by a control logic circuit, and a prearranged address bus and a prearranged data bus are selected, then the flash memory is constituted by copying direct the input data from the page buffer made as the corresponding source to the page buffer made as at least one destination through the above prearranged data bus.例文帳に追加

データコピーする動作は、コントロールロジック回路に該アドレスマルチプレクサーと該データマルチプレクサーをそれぞれ制御させ、予定のアドレスバスと予定のデータバスを選ばせ、該予定のデータバスを経由して入力データを対応するソースとされるページバッファから少なくても一つのデスティネーションとされるページバッファに直接にコピーさせることによってフラッシュメモリを構成する。 - 特許庁

To provide an appropriate control logic whereby, when driving wheels are locked temporally by hard braking operation while a vehicle is moving, a clutch is controlled automatically to change into a disengaged state with the braking operation, and thereafter the clutch controlled in a disengaged state returns to an engaged state according to a situation of the vehicle.例文帳に追加

走行中の強いブレーキ動作により、駆動輪が一時的にロックされたとき、エンジンの停止を回避するために、自動変速装置には、ブレーキ動作にともないクラッチを自動的に解放状態に制御するが、そのあと、解放状態に制御されたクラッチを車両の状況に応じて接合状態に戻すための適正な制御論理を提供する。 - 特許庁

Further, a procedure for generating the input data to be provided for the image processing ASIC to be the object of logic verification according to the data provided by the scanner and a procedure for control of the generation of the image data based upon the output data outputted from the image processing ASIC are stored on a computer-readable recording medium.例文帳に追加

またスキャナ装置から提供を受けたデータをもとに論理検証の対象とする画像処理ＡＳＩＣへ提供する入力データを生成する手順と、前記の画像処理ＡＳＩＣより出力される出力データをもとに画像データを生成する制御の手順とをコンピュータ読み取り可能な記録媒体に格納する。 - 特許庁

Based on the logic synthesized result, a limit condition determining part 27 extracts all the paths in the circuit, calculates delay time, selects the path of delay time exceeding an operating cycle, determines limit conditions for that path from the viewpoint of timing limit, load capacity limit and mapping cell use limit and generates limit condition data 28.例文帳に追加

その論理合成結果に基づいて、制約条件決定部２７において、回路内部の全てのパスを抽出し、遅延時間を算出し、遅延時間が動作周期を越えているパスを選択し、そのパスに対してタイミング制約、負荷容量制約、マッピングセルの使用制限の観点から制約条件を決定し、制約条件データ２８を生成する。 - 特許庁

This infrared ray data communication equipment is provided with a detection means for detecting the difference of the optic/electric logic signal conversion characteristics of the reception light in the infrared ray transmission/reception module and a phase correction circuit for switching the receivable pulse width range of reception signals corresponding to the difference of the conversion characteristics detected by the detection means.例文帳に追加

赤外線送受信モジュールにおける受信光の光−電気ロジック信号変換特性の違いを検出する検出手段と、上記検出手段が検出した上記変換特性の違いに応じて、受信信号の受信可能パルス幅範囲を切り替える位相補正回路とを有する赤外線データ通信装置である。 - 特許庁

The program management device is provided with a project management means integrally managing subprojects constructed for each program for sharing various processing in the user application program respectively, a signal name in the user application program, and a signal definition defining allocation to actual addresses used in the programmable logic controller and managing a project configuring the user application program.例文帳に追加

ユーザアプリケーションプログラム中のそれぞれ違う処理を分担するプログラムごとに構成したサブプロジェクトと、ユーザアプリケーションプログラム中の信号名とプログラマブルロジックコントローラ内で使用する実アドレスとの割り付けを定義した信号定義とを統合して管理し、ユーザアプリケーションプログラムを構成するプロジェクトを管理するプロジェクト管理手段を設けた。 - 特許庁

This data processor has a pair of arithmetic circuits 13 and 14 which simultaneously perform a logic operation about the same microinstruction, a comparator circuit 15 which decides the coincidence/ noncoincidence of both operation results of both the circuits 13 and 14 and a fault detection circuit 16 which detects the occurrence of a fault when the circuit 15 decides them as noncoincidence.例文帳に追加

本発明のデータ処理装置は、同一のマイクロ命令に関する論理演算を同時に行う一対の演算回路１３、１４と、演算回路１３、１４の双方の演算結果の一致／不一致を判定する比較回路１５と、比較回路１５によって不一致と判定されたとき故障の発生を検出する故障検出回路１６とを有している。 - 特許庁

According to this, since only the file management module using a directory group likely to be infected with a virus can be stopped even if one directory group is virus-infected among a plurality of directory groups, secondary disaster due to virus infection on other logic volumes can be prevented and operational loss of the computer system can be suppressed.例文帳に追加

こうすることにより、複数のディレクトリグループのうち、一のディレクトリグループがウィルス感染したとしても、ウィルス感染の可能性があるディレクトリグループを利用するファイル管理モジュールだけを停止できるため、他の論理ボリュームへのウィルス感染による二次被害の防止および計算機システムの運用上の損失の抑制を図ることができる。 - 特許庁

The integrated image sensor is provided with a photo-site array configured to convert light into an electric signal, an A/D converter configured to convert the electric signal into digital data, and a logic integrated with the image sensor and configured to scale a spatial resolution of the digital image data with an integral or non-integral scaling coefficient.例文帳に追加

本発明で提供する一体型イメージセンサは、光を電気信号に変換するように構成されたフォトサイトアレイと、電気信号をデジタルデータに変換するように構成されたＡ／Ｄ変換器と、イメージセンサと一体であり、デジタル画像データの空間解像度を整数または非整数スケーリング係数でスケーリングするように構成されたロジックと、を備える。 - 特許庁

To provide a noise elimination circuit capable of eliminating the whole noise applied to an input signal effective to a reset (reset) signal of a microprocessor or a particular logic level by changing the filtering time of the noise elimination circuit by using a ring oscillator and a frequency dividing circuit, and a chip reset signal generation circuit that utilizes the noise elimination circuit.例文帳に追加

ノイズ除去回路のフィルターリング時間をリングオシレータ及び分周回路を用いて変化させることにより、マイクロプロセッサのリセット（ｒｅｓｅｔ）信号又は特定ロジックレベルに有効な入力信号に印加される全てのノイズを除去させることができるようにした、ノイズ除去回路及びこれを利用したチップリセット信号発生回路を提供する。 - 特許庁

A switch part 15 is inserted between a DA converting element 14 and an analog simulator part 13 to propagate none of the signal from a logic simulator part 12 to the analog simulator part 13 until the mode of a digital circuit part is determined, and then unnecessary analog simulation execution stages are eliminated to reduce the data processing quantity of analog simulation.例文帳に追加

ＤＡ変換素子１４とアナログシミュレータ部１３との間にスイッチ部１５を挿入して、ディジタル回路部のモードが確定するまでの間、ロジックシミュレータ部１２からの信号をアナログシミュレータ部１３へ伝搬しないようにすることにより、不要なアナログシミュレーション実行過程を削除し、アナログシミュレーションでのデータ処理量を削減する。 - 特許庁

This circuit can be achieved by constituting each circuit (buffer, predecorder, maindecorder) of a decoding circuit of a semiconductor logic circuit in which the number of stages of cascade of transistors pulling down output nodes are less and true and complementary output signals having almost equal delay times are obtained, and shortening output pulse width of each circuit of the decoding circuit.例文帳に追加

上記目的は、デコーダ回路の各回路（バッファ、プリデコーダ、メインデコーダ）を、入力数が多い場合でも出力ノードをプルダウンするトランジスタの縦積み段数が少なく、且つ、ほぼ同じ遅延時間の真及び相補出力信号が得られる半導体論理回路で構成し、該デコーダ回路の各回路の出力パルス幅を短縮することにより達成される。 - 特許庁

This driving circuit is one related to a sensorless motor, which puts the motor in reverse torque brake condition by adding a brake command signal to a current application logic circuit 77, counts up a counter circuit 89 to generate a count signal, and stops the drive current to a drive coil with the count signal and the signal of the brake command, thereby breaking the drive torque.例文帳に追加

通電ロジック回路７７にブレーキ指令信号を加え逆トルクブレーキ状態にしモータの回転速度が十分に低下したとき、前記カウンタ回路８９をカウントアップし、カウント信号を発生させ、そのカウント信号とブレーキ指令の信号で駆動コイルへの駆動電流を停止し駆動トルクを遮断するセンサレスモータに関する。 - 特許庁

The logic chip 30 further includes a driver output terminal for outputting the vibration control signal to the driver chip 20, an external output terminal for outputting the control signal to an external circuit other than the driver chip, and also output switch units (SW51, 53 and 55) for connecting one of the plurality of signal output sections with the driver output terminal or the external output terminal.例文帳に追加

チップ３０は、さらにドライバチップ２０へ振動制御信号を出力するドライバ出力端子と、ドライバチップ以外の外部回路に制御信号を出力する外部出力端子を有し、複数の信号出力部の内のいずれかをドライバ用出力端子または外部出力端子に接続する出力切替部（ＳＷ５１，５３，５５）を備える。 - 特許庁

Above a core cell CL having a logic circuit formed on a major surface of a semiconductor substrate, there are provided a branching line BL1 electrically connected to a power source trunk line PM1 for a power source Vdd associated with the core cell CL and a branching line BL2 electrically connected to a power source trunk line PM2 for a power source Vss associated with the core cell CL.例文帳に追加

半導体基板の主面に設けられた論理回路を構成するコアセルＣＬの上方に、コアセルＣＬに対する電源Ｖｄｄ用の電源幹線ＰＭ１と電気的に接続された支線ＢＬ１、および、コアセルＣＬに対する電源Ｖｓｓ用の電源幹線ＰＭ２と電気的に接続された支線ＢＬ２を設ける。 - 特許庁

In net replacement processing (P3), concerning net lists (NL1, NL2) before and after a scan order, the nets of the scan input terminals of the second and following scan flip flops are successively replaced with the net of the scan input terminals of the first scan flip flop for every scan chain so that net lists (NL3, NL4) for logic equivalence verification can be created.例文帳に追加

ネット置換処理（Ｐ３）において、スキャンリオーダー前後のネットリスト（ＮＬ１、ＮＬ２）について、スキャンチェーン毎に２番目以降のスキャンフリップフロップのスキャン入力端子のネットが１番目のスキャンフリップフロップのスキャン入力端子のネットに順次置換されることにより、論理等価性検証用のネットリスト（ＮＬ３、ＮＬ４）が生成される。 - 特許庁

Thus, the shift register 51, phase difference correcting circuit 108, and logic circuit 52 are driven by the mutually different power sources to eliminate propagation of clock noise due to a clock signal CLK and an inverted clock signal CLXB supplied to the shift register 51, and then distortion of the waveform of an enable signal caused by clock noise is reducible.例文帳に追加

シフトレジスタ５１、位相差補正回路１０８及び論理回路５２を互いに異なる電源で駆動することにより、例えばシフトレジスタ５１に供給されるクロック信号ＣＬＸ及び反転クロック信号ＣＬＸＢに起因するクロックノイズが論理回路５２に伝播することがなく、クロックノイズに起因して発生するイネーブル信号の波形の歪みを低減できる。 - 特許庁

The optical deflector controlling apparatus 51 has an arithmetic and logic unit which decides a target value of control of the maximum amplitude of a sine oscillation of a deflection and reflection face of an optical deflector 31 from the maximum and the minimum values of the angular velocity of the deflection scanning with a light beam which is deflected and scanned by the optical deflector 31 and one of different frequencies of sine oscillation.例文帳に追加

光偏向器制御装置５１は、光偏向器３１によって偏向走査される光の偏向走査の角速度の最大値と最小値および異なる周波数の正弦振動のいずれか１つの周波数から、光偏向器３１の偏向反射面の正弦振動の最大振幅の制御目標値を決定する演算回路を有する。 - 特許庁

The application server, which houses the terminal of a sender that first performs a logical/physical conversion from a logic number to a physical number, checks the header information section for storing the history of conversions of numbers contained in SIP messages obtained from a sending user's network and, if a tag indicating the number conversion is attached, deletes the tag.例文帳に追加

本発明は、論理番号から物理番号への論理／物理変換を最初に行う発信者の端末を収容しているアプリケーションサーバが、論理／物理変換を行う前に、発ユーザのネットワークから取得したSIPメッセージ中の番号変換の履歴を記録するヘッダ情報部分をチェックし、番号変換を示すタグが付与されている場合には、該タグを削除する。 - 特許庁

An arithmetic and logic unit 5 suppresses the variation of the laser driving current by the transient characteristic of an APC circuit 4 and the emission power by changing a target voltage value so that an intermediate target voltage value is formed between the initial target voltage value and the final target voltage value, as a target voltage value for specifying a target power in the APC circuit.例文帳に追加

ＡＰＣ回路に目標パワーを指定する目標電圧値として、演算回路５は初期目標電圧値と最終目標電圧値との間に中間目標電圧値が形成されるように前記目標電圧値を変化させ、ＡＰＣ回路４の過渡特性によるレーザ駆動電流および出射パワーの変動を抑制する。 - 特許庁

The processing apparatus 10 is provided with a reconfigurable circuit 12, a constant table 70 for storing constant data necessary for executing initial arithmetic processing on the reconfigurable circuit, a memory part 27 to which the output of a logic circuit is supplied, and a command memory 61 for supplying the output of the logical circuit to the storage part as the address of the storage part.例文帳に追加

本発明の処理装置１０は、リコンフィギュラブル回路１２と、リコンフィギュラブル回路上で所期の演算処理を実行するために必要な定数データを保持する定数テーブル７０と、論理回路の出力を供給されるメモリ部２７と、論理回路の出力を記憶部のアドレスとして記憶部に供給させるコマンドメモリ６１を備える。 - 特許庁

Power supply voltage stabilization determination circuit groups 105 to 107, at clock control timing that a clock control circuit 603 changes a system clock 618 into a high speed operation state from a low speed operation state, detects transition from a state in which a power supply voltage supplied to a CPU 604 and a peripheral logic 608 varies to a state in which the voltage is stabilized.例文帳に追加

電源電圧安定化判定回路群１０５〜１０７は、クロック制御回路６０３がシステムクロック６１８を低速動作状態から高速動作状態に変更するクロック制御タイミングにおいて、ＣＰＵ６０４や周辺ロジック６０８に供給される電源電圧が変動する状態から安定する状態への遷移を検出する。 - 特許庁

The specific data string detection part 12 detects a head part of an input data D1 in the demodulated signal S3, and the synchronized signal generation part 13 generates a synchronized signal S4 to fetch output data D2 from the demodulated signal S3 by a fetching execution part 201 of a logic analyzer 200 according to the detection of the head part.例文帳に追加

特定データ列検出部１２は、復調信号Ｓ３における入力データＤ１の先頭部分を検出し、同期信号生成部１３は、当該先頭部分の検出に応じて、ロジックアナライザー２００の取込み実行部２０１が復調信号Ｓ３から出力データＤ２を取り込むための同期信号Ｓ４を発生する。 - 特許庁

The control unit 5 is provided with comparison circuits 7 to 9 for comparing outputs from the weight sensor 2 and the EF sensors 3 and 4 with a prescribed threshold value and a decision circuit 10 for performing a prescribed logic processing based on the comparison results outputted from the comparison circuits 7 to 9 and outputting an air bag control signal to an air bag control unit 6.例文帳に追加

制御ユニット５は、重量センサ２およびＥＦセンサ３、４からの出力を所定のしきい値と比較する比較回路７〜９と、比較回路７〜９から出力される比較結果に基づいて所定の論理的処理を行い、エアバッグ制御ユニット６にエアバッグ制御信号を出力する判定回路１０を備えている。 - 特許庁

Each of the delayed clock-signal generators includes a latch or a flip-flop circuit to control the delay in the rise edge of the clock signal for outputting a first signal, another latch or flip-flop circuit to control the delay in the fall edge of the delayed clock signal for outputting a second signal, and a logic circuit to generate the clock signal from the first and the second signals.例文帳に追加

各遅延クロック信号発生器は、クロック信号の立ち上がりの遅延を制御し第１の信号を出力するラッチまたはフリップフロップと、遅延されたクロック信号の立ち下がりエッジの遅延を制御し第２の信号を出力するもう一つのラッチまたはフリップフロップと、第１および第２の信号からクロック信号を発生する論理回路とを含む。 - 特許庁

To prevent deterioration of measurement accuracy, even when testing an analog-digital converting circuit with a tester for exclusive use for logic, concerning an integrated circuit, a tester for the integrated circuit, a testing method for the integrated circuit, a program of the testing method for the integrated circuit, and a recording medium having recorded the program for the testing method of the integrated circuit.例文帳に追加

本発明は、集積回路、集積回路の試験装置、集積回路の試験方法、集積回路の試験方法のプログラム及び集積回路の試験方法のプログラムを記録した記録媒体に関し、ロジック専用の試験装置でアナログディジタル変換回路を試験する場合でも、測定精度の劣化を防止することができるようにする。 - 特許庁

The LCD driver (liquid crystal display drive device) IC chip 10 includes an input circuit 11 to which data is inputted, a RAM (Random Access Memory) 12 as a memory section, a logic circuit 13 as a data processing section, an internal semiconductor element circuit constituted in such a manner that the output circuit 14 etc., including a latch circuit and producing signal output are correlated.例文帳に追加

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。 - 特許庁

To provide an autoanalyzer which performs screening, according to re-examination logic preset to the autoanalyzer, on the basis of the request of a necessary minimum examination items and automatically decides and measures the re-examination items necessary for diagnosis for achieve speedup from the first medical examination of a physician to diagnosis, reduction of the examination cost and reduction of the burden on a patient.例文帳に追加

必要最小限の検査項目依頼で、自動分析装置があらかじめ設定しておいた再検ロジックにしたがってスクリーニングし、診断に必要な再検項目を自動的に判断し、測定することで、医師の初診から診断までの迅速化と検査コスト低減、および患者への負担を軽減できる自動分析装置を提供すること。 - 特許庁

When the two data versions are coincident as the result of comparison, each CPU 12 of the logic sections B, C discriminates that the data 132 stored in its own ROM 13 is a regular version and executes a regular operation, and when they are dissident, each CPU 12 discriminates that the data 132 stored in its own ROM 13 are not regular version data and stops its operation.例文帳に追加

その比較の結果、２つのデータバージョンが一致した場合、論理部Ｂ、Ｃの各ＣＰＵ１２は、自身のＲＯＭ１３に記憶されているデータ１３２が正規バージョンものであると判断して正規の動作を実行し、不一致である場合は、自身のＲＯＭ１３に記憶されているデータ１３２が正規バージョンものでないと判断して動作を停止する。 - 特許庁

In a matrix part 102 of an encoder matrix circuit, dynamic operation lines 8 to 10 are charged from a power supply line to be a high level in a reset period, and binary code signals D0 to D2 are outputted by being potential to be decided according to whether discharge operation lines 11 to 13 are discharged on the basis of logic of switch control signals 22 to 28 in a code output period.例文帳に追加

エンコーダマトリックス回路のマトリックス部１０２では、ダイナミック動作ライン８〜１０が、リセット期間に、電源ラインから充電されてハイレベルになり、コード出力期間に、スイッチ制御信号２２〜２８の論理に基づいてディスチャージ動作ライン１１〜１３に放電するか否かで決定される電位になることで、バイナリーコード信号Ｄ０〜Ｄ２を出力する。 - 特許庁