「LOGIC」に関連した英語例文の一覧と使い方(193ページ目) - Weblio英語例文検索

After writing data in the memory cells according to a test pattern in which logical values are set so that the memory cells surrounding a target cell have a polarity (logic) repelling that of the target memory cell, all the memory cells are repetitively read to determine that the logical values are equal to those in writing, thereby identifying a defective memory cell.例文帳に追加

本発明は、ターゲットのメモリセルの極性（論理）に対して、周囲のメモリセルの極性が反発になるように論理値が設定されたテストパターンにしたがって、メモリセルにデータを書き込んだ後、全てのメモリセルについて、繰り返し読み出し動作を行い、書き込みのときと同じ論理値であることを判定することによって、不良メモリセルを特定することを特徴とする。 - 特許庁

This data processor comprises: a control register operable to store a cache control value; and data accessing logic responsive to a data access instruction and to the cache control value to look for data to be accessed in a cache if the cache control value has a predetermined value and not to look for the data to be accessed in the cache if the cache control value does not have the predetermined value.例文帳に追加

データ処理装置はキャッシュ制御値を格納するように動作する制御レジスタと、データアクセス命令および前記キャッシュ制御値に応答して、前記キャッシュ制御値が所定値を持つ場合にはキャッシュ内でアクセスすべきデータを探し、前記キャッシュ制御値が前記所定値を持たない場合には前記キャッシュ内でアクセスすべき前記データを探さないデータアクセス論理とを含んでいる。 - 特許庁

This device comprises a monocrystal substrate having an almost flat surface, a first surface region on the flat surface having a silicon on insulator region, a second surface region on the flat surface which is a monocrystal bulk region, an embeded logic device which is formed in the silicon on insulator region, an embedded memory device which is formed in the monocrystal bulk region, and a trench in the bulk monocrystal region.例文帳に追加

ほぼ平坦な面を有する単結晶基板と、シリコン・オン・インシュレータ領域を有する、平坦面上の第１の面領域と、単結晶バルク領域である、平坦面上の第２の面領域と、シリコン・オン・インシュレータ領域内に形成された埋込み論理デバイスと、単結晶バルク領域内に形成された埋込みメモリ・デバイスと、バルク単結晶領域内のトレンチとを備える。 - 特許庁

The method and apparatus also comprise a step of generating a central processing unit (CPU) clock in the clock shaper logic unit based on the output of the free-running counter and the at least one input specifying the desired frequency by comparing a bit-reversed version of the output of the free-running counter with the at least one input specifying the desired frequency.例文帳に追加

該方法及び装置は、また、自走カウンタの出力と所望の周波数を特定する少なくとも一つの入力とに基づいて、自走カウンタの出力のビット反転されたものと所望の周波数を特定する少なくとも一つの入力とを比較することにより、クロック整形ロジック・ユニットにおいて中央処理装置（ＣＰＵ）クロックを生成するステップを備える。 - 特許庁

During a shift mode of a scanning test, selectors SEL1-SEL3 select the path of inputting an input signal for a test pattern of a macro cell 23 from data input terminals 41-43 and supplying it to the macro cell 23, and test signals for scan path inputted from scan input terminals 44 are supplied to registers FF1-FF6 for scan path arranged in a user logic circuit.例文帳に追加

スキャンテストのシフトモード時において、セレクタＳＥＬ１〜ＳＥＬ３は、データ入力端子４１〜４３からマクロセル２３のテストパターン用の入力信号を入力してマクロセル２３に供給するパスを選択すると共に、スキャン入力端子４４から入力されるスキャンパス用のテスト信号がユーザ論理回路中に配されるスキャンパス用レジスタＦＦ１〜ＦＦ６へ供給される。 - 特許庁

To provide an electromagnetic attraction type magnetic bearing and its control method for achieving a complete zero power control to always zero a control current in one of opposed electromagnets, reducing the number of parameters to be determined every computing cycle, simplifying a computing logic, reducing the controlled variable of a CPU, and reducing requirements for the high-performance expensive CPU.例文帳に追加

対向する電磁石のいずれか一方の制御電流を常に０とする完全なゼロパワー制御が達成でき、かつ演算周期毎に判定するパラメータ数を低減し、演算ロジックを簡易し、ＣＰＵの制御量を減少させ、高性能かつ高価なＣＰＵの必要性を低減することができる電磁吸引式磁気軸受とその制御方法を提供する。 - 特許庁

The integrated circuit device comprises a digital power supply regulation circuit 30, an analog power supply regulation circuit 32, a control logic circuit 110, an analog circuit 120, and a power supply wiring region PWRG connected with a digital power supply line for supplying a digital power supply VDD3 and an analog power supply line for supplying an analog power supply VD45A.例文帳に追加

集積回路装置はデジタル電源調整回路３０、アナログ電源調整回路３２、制御ロジック回路１１０、アナログ回路１２０、電源配線領域ＰＷＲＧを含む、電源配線領域ＰＷＲＧには、デジタル電源ＶＤＤ３を供給するためのデジタル電源線とアナログ電源ＶＤ４５Ａを供給するためのアナログ電源線が配線される。 - 特許庁

An output waveform variable buffer 107 applies waveform conversion to a logic signal generated from the recovered clock signal on the basis of the decision result according to conditions decided by a voltage generated from the frequency of the recovered clock signal and a power supply voltage applied from a power supply voltage supply device 109 to generate a data signal to be sent via the transmission line.例文帳に追加

出力波形可変バッファ１０７は、ロジック回路１０６が判定結果と再生クロック信号から生成したロジック信号を、周波数／電圧コンバータ１０８が再生クロック信号の周波数から生成した電圧と電源電圧供給器１０９から供給される電源電圧とから決定した条件で波形変換し、伝送路を介して送信するデータ信号を生成する。 - 特許庁

This throw-in token detector is constituted by incorporating a logic circuit, which determines normal passing of the tokens in time series from output signal from the token sensors 7 and 8, in the two sets of token sensors 7 and 8 which are provided in front and behind in the token passage accepting the tokens thrown in from a token throw-in hole into the game machine and continuously detect the passing tokens respectively.例文帳に追加

メダル投入口から投入されるメダルをゲーム機内に取り入れるメダル通路中に前後して設けられ、通過するメダルを各々が連続して検知する２組のメダルセンサー７，８に、該メダルセンサー７，８からの出力信号によりメダルの正常通過を経時的に判断するようにした論理回路を組み込んで投入メダル検出装置を構成する。 - 特許庁

To provide a dealing system 100 which has a Boltzmann model calculation engine 103 applying the nuclear reactor logic to an financial field and can flexibly supply the logical prices and risk indexes which are significant to the dealers or traders via an interactive screen interface 105 of a computer system on an option market that is adaptive to large price fluctuation of the original assets as that the inactive transactions.例文帳に追加

原資産の大きな価格変動に適応し、取引が活発でない類のオプションマーケットにおいて、原子炉理論を金融分野に応用したボルツマンモデル計算エンジン103を備え、ディーラーやトレーダーにとって有意な理論価格及びリスク指標を、コンピュータシステムのインターラクティブな画面インタフェース105を通じて、柔軟に提供することができるディーリングシステム100を実現する。 - 特許庁

To provide infrared ray data communication equipment capable of performing communication even in a short distance or a long distance determined by an IrDA standard without the possibility of deviating from a receivable pulse width even when the optic/electric logic signal conversion characteristics of reception light in an infrared ray transmission/reception module are different for a certain degree between a transmission side and a reception side.例文帳に追加

赤外線送受信モジュールにおける受信光の光−電気ロジック信号変換特性が、送信側と受信側との間である程度違っていても、受信可能パルス幅を逸脱する可能性がなく、ＩｒＤＡ規格で定められた近距離または遠距離においても通信することができる赤外線データ通信装置を提供することを目的とするものである。 - 特許庁

This clock generator achieving programmable control of an output clock is provided with a mechanism generating a plurality of clocks having phase offsets, two programmable selectors selecting two clocks from a plurality of clocks, and a logic composing the two selected clocks together and generating an output clock having all the combinations between the offset and the amplitude if there is an offset.例文帳に追加

出力クロックのプログラム可能な制御を実現するクロック発生器であって、位相オフセットのある複数のクロックを生成するメカニズムと、複数のクロックから２つのクロックを選択する２つのプログラマブルセレクタと、２つの選択されたクロックを複合して、オフセットがあればオフセットと振幅のあらゆる組み合わせを有する出力クロックを生成するロジックとを備える。 - 特許庁

On the basis of a component attribute specification 100g as a file for writing an attribute with characteristics information as a center concerning respective circuit symbol graphics or component logic information, a format converter means 16 converts the circuit symbol data 100d generated by the symbol compiler means 12 to the circuit symbol data of a file format as the library data format of the CAD system.例文帳に追加

ピンマップデータベースとコンパイルテクノロジとシンボル形状テンプレートとに基づいて、所定のデータフォーマットの回路シンボルデータを生成するシンボルコンパイラ手段と、部品属性仕様に基づいて、シンボルコンパイラ手段によって生成された所定のデータフォーマットの回路シンボルデータをＣＡＤシステムのライブラリデータフォーマットとしてのファイル形式の回路シンボルデータに変換するファーマットコンバータ手段とを有する。 - 特許庁

In a memory mixed semiconductor integrated circuit in which a logic circuit and a memory-macro are integrated and formed, the memory- macro 1 has constitution changing circuits 5a, 5b for switching allocation of an external address to an internal address by a constitution information signal CONF, the memory-macro 1 used for plural products as different constitution respectively can be tested with common constitution.例文帳に追加

ロジック回路とメモリマクロが集積形成されたメモリ混載半導体集積回路において、メモリマクロ１は、構成情報信号ＣＯＮＦにより外部アドレスの内部アドレスへの割り当てを切り換えるための構成変更回路５ａ，５ｂを有し、複数の製品にそれぞれ異なる構成として使用されるメモリマクロ１を、共通の構成でテストを行うことを可能とした。 - 特許庁

A regulator output voltage Vout to be supplied to a logic circuit 19 is controlled based on a voltage V1 corresponding to an operational speed and temperature output from a first resistor/diode circuit 11 and a voltage V2 corresponding to manufacture variation output from a Vt sum circuit 14 and a voltage V3 corresponding to an operational speed and temperature output from a second resistor/diode circuit 15.例文帳に追加

第１の抵抗／ダイオード回路１１から出力された動作速度と温度に対応する電圧Ｖ１と、Ｖｔ和回路１４から出力された製造ばらつきに対応する電圧Ｖ２と、第２の抵抗／ダイオード回路１５から出力された動作速度と温度に対応する電圧Ｖ３と、に基づいて、ロジック回路１９に供給するレギュレータ出力電圧Ｖoutを制御する。 - 特許庁

Selective application processing from a plurality of algorithm elements for the security check processing, e.g. hash processing, encrypting/ decrypting processing and electronic signature verification processing, of a program to be downloaded to reconstitution available logic in the radio communication apparatus for software radio (SDR) and selective application of encrypting/decrypting processing keys and electronic signature verification processing keys can be attained.例文帳に追加

ソフトウェア無線（ＳＤＲ）としての無線通信装置内の再構成可能ロジックにダウンロードするプログラムに対するセキュリテイチェック処理、例えばハッシュ処理、暗号化／復号化処理、電子署名検証処理の各アルゴリズムについて、複数アルゴリズムからの選択適用処理、また暗号化／復号化処理鍵、電子署名検証処理用鍵についての選択的適用を可能とした。 - 特許庁

The FPGA on a board where the FPGA and the ROM which is connected to the FPGA and has logic information on the FPGA entered are mounted is provided with a register which stores the version information and control equipment reads the version information out of the register and compares the read version information with previously set version information to decide their difference.例文帳に追加

ＦＰＧＡと、このＦＰＧＡに接続されてこのＦＰＧＡの論理情報を記述するＲＯＭとが実装されたボード上の前記ＦＰＧＡに、バージョン情報を格納するレジスタを設け、制御機器により前記レジスタに格納されているバージョン情報を読み出し、この読み出したバージョン情報を予め設定されたバージョン情報と比較してその相違を判定する。 - 特許庁

The logic inverter circuit includes a differential circuit in which third and fourth FETs having the substantially same threshold voltage as the first threshold voltage are included and source electrodes of the third and fourth FETs are connected with each other, and outputs, during the transmission mode, a first voltage approximately equal to a high level of the control signal to a gate electrode of the first FET.例文帳に追加

前記論理反転回路は、前記第１しきい値電圧と実質的に同一のしきい値電圧を有する第３及び第４ＦＥＴを有し且つ前記第３及び第４ＦＥＴのソース電極が互いに接続された差動回路を有し、且つ前記送信モード時には前記制御信号のハイレベルと略同じ第１電圧を前記第１ＦＥＴのゲート電極に出力する。 - 特許庁

The connection confirming test for the multibit in the A/D converter circuit can be performed with high accuracy and at low cost using logic tester, by inputting a digital expected value control signal from outside to the input of a latch circuit on the output side of an A/D converter circuit, and inputting this expected value control signal from the latch circuit into an internal system circuit so as to perform a connection test.例文帳に追加

この発明は、Ａ／Ｄコンバーター回路の出力側のラッチ回路の入力に外部からデジタルの期待値制御信号を入力して、この期待値制御信号をラッチ回路から内部のシステム回路に入力して結線テストを行うことによって、Ａ／Ｄコンバーター回路における多ビットの結線確認テストをロジックテスターにより高精度で且つ安価に行うことができる。 - 特許庁

This image processor comprises a judging means 12 for judging a color separation component that needs logical operation processing in the case of needing the logical operation processing in making image formation data composed of the plurality of color separation components raster and a logic operation means 13 for applying logical operation processing only to the color separation component judged to be needed.例文帳に追加

複数の色分解成分からなる画像形成データのラスター化にあたって論理演算処理が必要となる場合に、その論理演算処理が必要となる色分解成分を判断する判断手段１２と、必要と判断した色分解成分に対してのみ論理演算処理を実行する論理演算手段１３とを備えて、画像処理装置を構成する。 - 特許庁

In a method for decoding a first data read from a removable storage medium by using second data including decoding information of the first data, the second data is read from the removable recording medium, and decoding information included in the second data includes hardware configuration data appropriate to configure a reconfigurable logic in an IC circuit chip.例文帳に追加

上記課題は、リムーバブル記憶媒体から読み出された第１データを、該第１データの復号情報を含んだ第２データを用いて復号する方法において、第２データが前記リムーバブル記憶媒体から読み出され、前記第２データに含まれている復号情報が集積回路チップ内のリコンフィギュラブルロジックを構成するのに適したハードウェア構成データを含んでいるようにすることにより解決される。 - 特許庁

The state of a network resource 101 registered in the data base 110 stored as the latest by the resource discovering part 108 is periodically monitored by a monitoring part 111, and a proper function 104 is selected by a function selection part 112 according to the service logic, and the network resource is controlled so that the selected function 104 group can be connected by a function connecting part 113.例文帳に追加

リソース発見部１０８により最新に保たれたデータベース１１０に登録されたネットワークリソース１０１に対しては、モニタリング部１１１が定周期で状態の監視をおこない、機能選択部１１２がサービスロジックに応じて適切な機能１０４を選択し、機能結合部１１３が選択された機能１０４群を結合するように該当するネットワークリソースを制御する。 - 特許庁

The reconfigurable arithmetic operation circuit is equipped with a reconfigurable logic circuit 1 including a plurality of PEs 11, a reconfiguration data memory 2, a clock generating section 3, a scheduler 4, and a reconfigurable order circuit 5, wherein the reconfigurable order circuit 5 includes an order circuit 52 and a reconfiguration data memory 51 for the order circuit, and each of the PEs 11 includes a combination circuit 111 and a register 112.例文帳に追加

再構成可能な演算処理回路において、複数のＰＥ１１を備える再構成可能論理回路１と、再構成データメモリ２と、クロック生成部３と、スケジューラ４と、再構成可能順序回路５とを備え、再構成可能順序回路５が順序回路５２と順序回路用再構成データメモリ５１を備え、ＰＥ１１が組合せ回路１１１とレジスタ１１２とを備える。 - 特許庁

To prevent lowering of refresh performance by forming a silicide film on a gate electrode and preventing silicide formation metal from dispersing on the source and the drain of an access transistor in a state that the source and the drain of the access transistor of a memory cell area is covered with a sufficient thick insulation film regardless of the areas in a semiconductor memory device and its manufacturing method provided with a memory cell area and a logic area.例文帳に追加

メモリセル領域とロジック領域を備えた半導体メモリ装置とその製造方法において、メモリセル領域のアクセストランジスタのソース、ドレインをそれらの面積に拘わらず充分な厚さの絶縁膜で覆った状態で、そのゲート電極上にシリサイド膜を形成し、アクセストランジスタのソース、ドレインにシリサイド形成金属が拡散するのを阻止し、リフレッシュ性能の低下を防止する。 - 特許庁

To provide an information distributing method capable of dynamically changing initially registered contents items, and changing contents items to be notified based on an accumulated or a prescribed logic in an Internet technique by allowing the service provider of a personal page to inform a user of contents in a different field from that of registered contents, and for allowing the user to select his desired contents from the notified contents.例文帳に追加

インターネット技術において、パーソナルページのサービス提供者がユーザに対し、登録コンテンツと別分野のコンテンツを通知し、ユーザがその通知されたコンテンツの中から所望のものを選択して、初期登録したコンテンツ項目を動的に変更でき、また、その通知するコンテンツ項目を、累計値や所定のロジックに基づき変更できるような、情報配信方法を提供する。 - 特許庁

In the semiconductor device having a non-volatile memory 11 and an interface 12 transmitting data to/from the non-volatile memory, the interface has a security logic portion 20 for controlling a security level of data written in the non-volatile memory according to a plurality of security codes which have been previously set and a lock code written in a specific area LCA of the non-volatile memory.例文帳に追加

不揮発性メモリ１１と、該不揮発性メモリに対するデータの受け渡しを行うインターフェイス１２と、を有する半導体装置であって、前記インターフェイスは、予め設定された複数のセキュリティーコードおよび前記不揮発性メモリの特定エリアＬＣＡに書き込まれたロックコードに従って、前記不揮発性メモリに書き込まれたデータのセキュリティーレベルを制御するセキュリティー論理部２０を有する。 - 特許庁

Namely, the storage system comprises an electricity saving instruction receiving part for receiving an electricity saving instruction in which at least one storage device of a plurality of logic units and a plurality of physical storage devices is designated from a management console, and an electricity saving control part for saving the electricity of one or more physical storage devices corresponding to the storage device designated by the electricity saving instruction.例文帳に追加

すなわち、ストレージシステムに、複数のＲＡＩＤグループ、複数の論理ユニット及び複数の物理記憶装置のうちの少なくとも一つの記憶装置を指定した節電指示を管理コンソールから受け付ける節電指示受信部と、その節電指示で指定されている記憶装置に対応した一以上の物理記憶装置を節電する節電制御部とを備える。 - 特許庁

Since the transaction level can be separated from a prescribed physical level in the specifications of the SoC component, a function for mapping a PCI (or another bus-based) system in a point-to-point (PtP) interconnection system, a function for PtP interconnecting target-based decoding, and target-based decoding in the PC compatible system and other PC compatible function are achieved through logic.例文帳に追加

ＳｏＣ構成部分の仕様の規定の物理レベルからトランザクション・レベルを分離することが可能であるので、ＰＣＩ（又は他のバスベースの）システムをポイントツーポイント（ＰｔＰ）相互接続システムにマッピングするための機能、ターゲットベースの復号化をＰｔＰ相互接続するための機能、及び、ＰＣ互換システムにおいて、ターゲットベースの復号化及び他のＰＣ互換機能をロジックを介して実現する。 - 特許庁

A path from a memory means 2091 of the boundary scan test circuit 1063 to a flip-flop 213 in the logic block 210 is verified by using a selection circuit 202 for inputting an output of the flip-flop 213 into the boundary scan test circuit 1063, to thereby enable to test a stack fault of an aiming path only by operation control of boundary scan, and to simplify a test pattern.例文帳に追加

バウンダリスキャンテスト回路１０６３の記憶手段２０９１から論理ブロック２１０内のフリップフロップ２１３へのパスを、前記フリップフロップ２１３の出力をバウンダリスキャンテスト回路１０６３へ入力する選択回路２０２を用いて検証し、バウンダリスキャンの動作制御のみで目的としているパスの縮退故障をテストすることができ、テストパターンを簡略化できる。 - 特許庁

The convergence correcting device 30 has a microcomputer 1, a custom IC 21 which is connected to the microcomputer 1 and has a logic circuit for predetermined specific function calculation built in, an adding circuit 3 which adds the output of the customer IC 2, and an output circuit 4 which amplifies the output of the adder circuit 3 and supplies it as a correcting current to the subyoke 4.例文帳に追加

コンバーゼンス補正装置３０は、マイクロコンピュータ１、マイクロコンピュータに１に接続され、予め定められた所定の関数計算を実行する論理回路が作り込まれたカスタムＩＣ２、カスタムＩＣ２の出力を加算する加算回路３、加算回路３の出力を増幅し、サブヨーク５に補正電流として与えるパワーアンプを含む出力回路４を有している。 - 特許庁

A coil 300 for providing current in two directions is provided in a high frequency part 22 of a tag 20, its output is supplied to an AC-DC conversion circuit 400 in which first and second booster circuits 402, 404 of Cockcroft-Walton systems are balanced line connected, ripples of each induced voltage are canceled, and efficient DC output is supplied to a logic circuit 26 which generates an identification code.例文帳に追加

タグ２０の高周波部２２に２方向に電流を得るコイル３００を備え、その出力をコッククロフトーウォルトン方式の第１および第２の昇圧回路４０２，４０４を平衡接続したAC-DC変換回路４００に供給して、それぞれの誘起電圧のリップルを打ち消して、効率のよいDC出力を、識別コードを生成する論理回路２６に供給する。 - 特許庁

A frame inverting part 2 of a transmitting part 100 operates data during M (M is an integer except for 0) time slots between frame synchronizing patterns distributed over multiplexed data signals S2a and S2b according to a signal logic and supplies the frame synchronizing bits distributed and located over the data signals S2a and Sob to a sum arithmetic part 3 while controlling the inversion according to this arithmetic result.例文帳に追加

送信部１００のフレーム反転部２は、多重化データ信号Ｓ２ａ及びＳ２ｂに分散されたフレーム同期パターン間のＭタイムスロット（Ｍは０以外の整数）間のデータを信号論理に従って演算し，この演算結果に従ってデータ信号Ｓ２ａ及びＳ２ｂの分散配置されたフレーム同期ビットを反転制御して和分演算部３に供給する。 - 特許庁

The display device is equipped with a display panel DP having a display area for displaying an image and a driving IC which supplies a driving signal needed to display the image in the display area DP, and is characterized in that a resistor R for suppressing a reflected wave on a transmission line is arranged on the display panel DP between wiring lines needed to transmit logic signals for controlling the driving IC.例文帳に追加

画像を表示する表示エリアを備えた表示パネルＤＰと、表示エリアＤＰに画像を表示するのに必要な駆動信号を供給する駆動ＩＣと、を備え、表示パネルＤＰ上において駆動ＩＣを制御するためのロジック信号を伝送するのに必要な配線間に伝送線路における反射波を抑えるための抵抗体Ｒを配置したことを特徴とする。 - 特許庁

Further, the logic circuit (115) is configured to enable the memory chip (52) to access the memory locations based on the memory address when the signal indicates that the memory address is not associated with the detected parity error, and to disable the memory chip (52) from accessing the memory locations based on the memory address when the signal indicates that the memory address is associated with the detected parity error.例文帳に追加

論理回路(115)は更に、メモリアドレスが検出されたパリティエラーに関連しないことを前記信号が示す場合にメモリチップ(52)がメモリアドレスに基づいて記憶場所にアクセスすることを可能にし、及びメモリアドレスが検出されたパリティエラーに関連することを前記信号が示す場合にメモリチップ(52)がメモリアドレスに基づいて記憶場所にアクセスすることを不能にする。 - 特許庁

During a display screen operation, the program 122 is started, a physical screen (a window) is assumed to be a logic screen using the registered region information, the region frame is displayed in the window and the graphic forms located in a selected region and between the regions are displayed in the window by selecting one or plural region frames for which a user wishes to display the forms.例文帳に追加

表示画面操作時、指定領域表示プログラム１２２を起動し、登録された領域情報を用い、物理画面（ウィンドウ）を論理画面と見たて、その領域枠をウィンドウ内に表示し、それを元にユーザが表示したい領域枠を一つあるいは複数選択することにより、選択した領域内および領域間などの図形をウィンドウ内に表示する。 - 特許庁

In a control IC 12, a threshold value used for monitoring a power supply voltage supplied to a control logic section 15 and implementing a protection operation is made to have a hysteresis characteristic having a width of a voltage drop level or more based on a wiring resistance on a path for supplying a load current to a motor 6 and the maximum load current by a hysteresis setting section 14 for composing a protection function section 19.例文帳に追加

制御ＩＣ１２は、保護機能部１９を構成するヒステリシス設定部１４において、制御ロジック部１５に供給される電源電圧を監視して保護動作を行なうためのしきい値に、モータ６に対して負荷電流を供給する経路の配線抵抗と負荷電流の最大値とに基づく電圧降下レベル以上の幅を有するヒステリシス特性を持たせる。 - 特許庁

The monitor circuit detects variation of an initial level from 'H' to 'L' of voltage discrimination FLG after start of operation of the limiter circuit 23 using external power source voltage Vextpw supplied from PAD 2 and 3 and a comparator CMP2 to which external reference voltage Vextref is given, and after that, the monitor circuit outputs a monitor signal holding a constant logic level during an operation period of the limiter circuit.例文帳に追加

モニタ回路は、ＰＡＤ２，３から供給される外部電源電圧Ｖｅｘｔｐｗおよび外部基準電圧Ｖｅｘｔｒｅｆが与えられるコンパレータＣＭＰ２を用いて、リミッタ回路２３の動作開始後、電圧判定ＦＬＧの“Ｈ”から“Ｌ”への最初のレベル変化を検出し、以後リミッタ回路の動作期間中一定の論理レベルを保持するモニタ信号を出力する。 - 特許庁

To provide a reconfigurableintegrated circuit, which is capable of flexibly setting the rate of fundamental tile having logic function and the rate of fundamental tile having input and output function, in the reconfigurable integrated circuit of a structure, in which a circuit block having switch matrix, function block and routing wiring, is employed as a fundamental tile while the fundamental tiles are arranged on the substrate in the shape of array.例文帳に追加

スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックを基本タイルとし、この基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路において、ロジック機能を有する基本タイルの割合と、入出力機能を有する基本タイルの割合を柔軟に設定することができる再構成可能集積回路を提供する。 - 特許庁

A clock generating circuit 101 and a data storage circuit 102 are operated at a first power supply voltage VDD1 in an ordinary operation because of a closed switch 106, operated at a second power supply voltage VDD2 when needing storage of data during power interruption because of the opened switch 106 and the first power supply voltage VDD1 applied to a logic circuit 103 is interrupted.例文帳に追加

クロック発生回路１０１およびデータ保持回路１０２は、通常動作時には、スイッチ１０６がオン状態にされて、第１の電源電圧ＶＤＤ１で動作し、電源遮断時にデータ保持を必要とする場合、スイッチ１０６がオフ状態にされて、第２の電源電圧ＶＤＤ２で動作し、論理回路１０３に供給される第１の電源電圧ＶＤＤ１は遮断される。 - 特許庁

A method for determining a data rate in a serial interface channel for a programmable logic device operating at a clock rate includes; monitoring the channel for occurrence of a single bit transition, and concluding that the data rate is virtually a multiple of the clock rate based on detection of a plurality of single bit transitions in a predefined duration.例文帳に追加

クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、この方法は、単一ビット遷移の発生について、チャネルをモニタすることと、所定の継続時間における複数個の単一ビット遷移の検出に基づいて、データレートは実質的にクロックレートの倍数であると結論付けることとを包含する、方法。 - 特許庁

In the clock oscillator for semiconductor devices of a type that compares a reference voltage with first and second voltages shifting gradually generated in accordance with a preset RC delay value and generates a reference clock by inverting a logic circuit based on a result of the comparison, a reference voltage generation part is provided for changing the reference voltage in proportion with a change in the power supply voltage.例文帳に追加

基準電圧と予め設定されたＲＣ遅延値に応じて生成される徐々に遷移する第一及び第二の電圧とを比較し、その比較結果に基づいて論理回路を反転させることにより基準クロックを生成するタイプの半導体装置用クロック発信器において、前記基準電圧を電源電圧の変化に比例して変化させる基準電圧生成部を設ける。 - 特許庁

The processor or the device is realized by a method for distributing only data necessary for operation from among pieces of input data to a reconfigurable operation means, and a method for changing installed logic of the reconfigurable operation means by using non-operation time occurring in the reconfigurable operation means when data unnecessary for operation are input to the processor.例文帳に追加

前記のプロセッサまたは装置は、本願の、入力されるデータのうち、演算に必要なデータだけをリコンフィギュラブルな演算手段に分配する方式と、演算に不必要なデータがプロセッサに入力されているときに、リコンフィギュラブルな演算手段に発生する無演算時間を利用して、リコンフィギュラブルな演算手段の搭載論理を変更する方式によって実現される。 - 特許庁

A counter composed of a logic circuit which measures the time from when the contactless IC card enters a communication area of a reader writer to when a command of the reader/writer is actually received is mounted and its value is used as a random number value to generate a random number which is completely uniform and free of periodicity each time the contactless IC card enters the reader/writer communication area.例文帳に追加

非接触ＩＣカードがリーダーライタの通信領域に入ってから、実際にリーダーライタのコマンドを受けるまでの時間を計測する論理回路により構成されるカウンタを搭載し、その値（測定時間）を乱数値として用いることにより、非接触ＩＣカードがリーダーライタ通信領域に入るたびに、完全に一様で周期性の無い乱数を生成することができる。 - 特許庁

This invention is composed of the processor characterized by having a plurality of execution units capable of executing a plurality of threads including a first thread having a first command having a related address operand indicating a monitor address, suspending logic for suspending execution of the first thread, and a monitor for resuming the first thread in response to a memory access to the monitor address.例文帳に追加

本発明は、モニタアドレスを示す関連するアドレスオペランドを有する第１命令を有する第１スレッドを含む複数のスレッドの実行を可能にする複数の実行ユニットと、前記第１スレッドの実行をサスペンドするサスペンド論理と、前記モニタアドレスへのメモリアクセスに応答して前記第１スレッドを再開させるモニタとを有することを特徴とするプロセッサからなる。 - 特許庁

The line thermal printer comprises at least three shift registers 201 storing print data in the past, present and future as serial data, a logic circuit 202 synthesizing the serial data stored in the shift registers 201 by a prescribed logical operation, and energization circuits 503 and 504 fixing the energization time of a heating resistor based on the synthesized data synthesized in the logical circuit.例文帳に追加

過去、現在、未来の印字データを、各々シリアルデータとして記憶する少なくとも３つのシフトレジスタ２０１と、シフトレジスタ２０１に記憶されたシリアルデータを所定の論理演算により合成する論理回路２０２と、当該論理回路で合成された合成データに基づき、発熱抵抗体の通電時間を定める通電回路５０３、５０４とを備えるようにした。 - 特許庁