「LOGIC」に関連した英語例文の一覧と使い方(192ページ目) - Weblio英語例文検索

The logic chip 30 has a signal processing unit 300 for obtaining an amount of vibration of the apparatus based on a vibration detection signal to generate a correction signal, and a control signal output unit 350 having a plurality of types of signal output sections 352, 354 and 356 for outputting a vibration control signal in accordance with the correction signal which executes vibration correction control for an optical component.例文帳に追加

ロジックチップ３０は、振動検出信号に基づいて機器の振動量を求めて補正信号を生成する信号処理部３００と、光学部品の振動補正制御を実行し、補正信号に応じた振動制御信号を出力する複数種類の信号出力部３５２，３５４，３５６を備える制御信号出力部３５０を有する。 - 特許庁

To provide a slave for a PLC (Programmable Logic Controller), reducing a load on a user program on the PLC side, and allowing real-time abnormality detection of a photoelectric sensor, when executing a sensor abnormality diagnostic method using a projection light intensity changeover, in a sensing system wherein a plurality of transmission type photoelectric sensors are connected to the PLC through the slave.例文帳に追加

複数台の透過型光電センサをスレーブを介してＰＬＣに接続してなるセンシングシステムにおいて、投光光量切替を利用したセンサ異常診断方法を実施するについて、ＰＬＣ側のユーザプロクラムの負担を軽減すると共に、リアルタイムな光電センサの異常検知を可能とするＰＬＣのスレーブを提供すること。 - 特許庁

A logic circuit is operated by a high supply voltage for outputting with a large amplitude, a supply voltage obtained by step-down is supplied to a signal line drive circuit, and a transistor in the signal line drive circuit is set to be a low VT, thus obtaining the semiconductor circuit device capable of transferring a signal with small amplitude at a high speed, and by low power consumption.例文帳に追加

論理回路部は高い電源現電圧で動作させ大振幅にて出力し、信号線駆動回路には降圧した電源電圧を供給し、信号線駆動回路内のトランジスタを低ＶＴとする回路構成にすることで、小振幅、高速、低消費電力で信号伝達できる半導体回路装置が得られる。 - 特許庁

A charging/discharging control logic 120 of the driving circuit 1 estimates the charging energy of the piezo-actuator (P) when a charging switch (SW1) is turned on, by using a potential charged integrator 70 to detect and integrate a charging current supplied from a battery 12 to a series circuit 20, at the series circuit 20 side while the charging switch (SW1) is turned on.例文帳に追加

駆動回路１の充放電制御ロジック１２０は、充電電荷積分器７０により充電スイッチＳＷ１のオン時にバッテリ１２から直列回路２０に供給される充電電流を直列回路２０側で検出して積分することで、充電スイッチＳＷ１のオン期間におけるピエゾアクチュエータＰの充電エネルギーを推定する。 - 特許庁

The electronic apparatus 100 brings a configuration device 2 to write configuration data (logic circuit information) which are stored in a memory device 1, into the programmable device, and a programmable region of the programmable device is equipped with a first test circuit 5 for carrying out a test in order to determine the termination of the configuration, and circuit information of the first test circuit 5 is contained in the configuration data.例文帳に追加

電子機器１００は、記憶デバイス１に記憶されたコンフィギュレーションデータ（論理回路情報）をコンフィギュレーションデバイス２によりプログラマブルデバイスに書き込み、プログラマブルデバイスのプログラマブル領域に、コンフィギュレーションの終了を判断するためのテストを行う第１のテスト回路５を備え、コンフィギュレーションデータには、第１のテスト回路５の回路情報が含まれている。 - 特許庁

Then, when any trouble is generated in the processor 110, the FPGA 150 configures a logic circuit for carrying out the corresponding processing related to the trouble of each part of the radio base station 10 in the inside on the basis of circuit setting information for troubleshooting stored in a trouble processing system ROM 180, and carries out troubleshooting in place of the processor 110.例文帳に追加

一方、プロセッサ１１０に障害が発生した場合には、ＦＰＧＡ１５０は、障害処理系ＲＯＭ１８０に記憶された、障害対応処理用回路設定情報に基づいて、内部に無線基地局１０の各部の障害に関する対応処理を実行するための論理回路を構成し、プロセッサ１１０に代わって障害対応処理を実行する。 - 特許庁

In the memory 1, the driving capacity of the I/O buffer 11a outputting the DQ and the driving capacity of the I/O buffer 11b outputting the DQS are varied and controlled independently of each other, so the DQ and DQS can be outputted in the timing where the DQS changes in logic almost in the middle of the data effective period of the DQ.例文帳に追加

メモリ１の内部にて、ＤＱを出力するＩ／Ｏバッファ１１ａの駆動能力とＤＱＳを出力するＩ／Ｏバッファ１１ｂの駆動能力をそれぞれ独立に可変制御するため、ＤＱのデータ有効期間の中間付近でＤＱＳの論理が変化するようなタイミングでＤＱとＤＱＳを出力することができる。 - 特許庁

and unless we are willing to adopt the logic of persecutors, and to say that we may persecute others because we are right, and that they must not persecute us because they are wrong, we must beware of admitting a principle of which we should resent as a gross injustice the application to ourselves.15 例文帳に追加

それで、私たちが迫害者の論理を受入れて、私たちが正しいのだから他人を迫害してもよいのだ、そして彼らが間違っているのだから私たちを迫害してはならないと言うのをよしとしないのであれば、自分にあてはめればひどい不当行為だと憤慨するような原理を、認めないよう注意しなければなりません。 - John Stuart Mill『自由について』

At a packet classification request, the control logic retrieves a rule memory entry from the rule memory and a criterion memory entry specified by a criterion memory pointer in the rule memory entry and further performs operation prescribed by an operator in the rule memory entry with a value in the criterion memory entry and the corresponding value included in the classification request.例文帳に追加

制御ロジックが、パケット分類要求に応答し、規則メモリからの規則メモリエントリを検索し、その規則メモリエントリ内の判定基準メモリポインタによって特定される判定基準メモリエントリを検索し、さらにその判定基準メモリエントリ内の値と、その分類要求に含まれる対応する値において、規則メモリエントリ内の演算子によって規定される演算を実行する。 - 特許庁

To reduce power consumption for deciding a logic level of a data bus supplied with the memory cell read-out data in a synchronous DRAM output circuit and to generate an output of a nearly source voltage level by latching the memory cell read-out data, generating a boosted voltage based on the latched data and driving an n-channel field effect transistor.例文帳に追加

シンクロナスＤＲＡＭの出力回路において、メモリセル読み出しデータが供給されるデータバスの論理レベルを確定するための消費電力を低減するとともに、メモリセル読み出しデータをラッチし、ラッチしたデータに基づいて昇圧された電圧を発生させてｎチャネル電界効果トランジスタを駆動することでほぼ電源電圧レベルの出力を発生できるようにする。 - 特許庁

The clock signal is distributed by an output signal of the logic circuit.例文帳に追加

本表示体駆動装置は表示情報を画素配列および走査方法に従ってサンプリングするサンプル手段を備え、サンプリングタイミングを決定するクロック信号を発生するクロック発生回路と、拡散信号を発生する手段と、前記クロック信号と前記拡散信号の排他的論理和を取る論理回路を具備し、前記クロック信号は前記論理回路の出力信号により配給されることを特徴とする。 - 特許庁

A semiconductor integrated circuit is provided with a memory, a logic gate outputting an exclusive OR signal outputted from the prescribed plural memory output terminals, a first selector selecting one signal from output signals of the memory and outputting it, and a second selector selecting either of an output of an exclusive OR signal and an output of the first selector and outputting it.例文帳に追加

半導体集積回路は、メモリと、所定の複数のメモリ出力端子から出力される信号の排他的論理和信号を出力する論理ゲートと、メモリの出力信号から１つの信号を選択して出力する第１のセレクタと、排他的論理和信号出力と第１のセレクタの出力のいずれかを選択して出力する第２のセレクタを備える。 - 特許庁

The control circuit of the semiconductor device sets the constant current so as to change stepwise by changing second data in a state where the second data is output as trimming data to a multiplexer, extracts the second data corresponding the time when the logic of the comparative result signal is reversed and stores the extracted second data in a memory circuit as first data.例文帳に追加

半導体装置の制御回路は、マルチプレクサに第２のデータをトリミングデータとして出力させる状態で、第２のデータを変化させることにより定電流を段階的に変化するように設定し、比較結果信号の論理が反転した時に対応する第２のデータを抽出し、この抽出した第２のデータを記憶回路に第１のデータとして記憶させる。 - 特許庁

The semiconductor integrated circuit includes: a logic circuit 209 which outputs a first control signal through a driving circuit 120; and an NPN type bipolar transistor 201 in which a collector is connected to a supply voltage VCC of a high potential side, an emitter is connected to an output terminal VOUT, and an ON/OFF is controlled according to the first control signal input to a base.例文帳に追加

発明にかかる半導体集積回路は、第１の制御信号を駆動回路１２０を介して出力する論理回路２０９と、コレクタが高電位側の電源電圧ＶＣＣに接続され、エミッタが出力端子ＶＯＵＴに接続され、ベースに入力される第１の制御信号に応じてオンオフが制御されるＮＰＮ型バイポーラトランジスタ２０１をそなえる。 - 特許庁

A clock synchronous relation analyzing means 10 analyzes a synchronous relation about each clock output between the plurality of clock signal sources and the logic circuit with the plurality of clock signal sources connected to each input terminal, and since a clock tree configuring means 20 generates a clock tree, clock skew can be reduced without reconfiguring a clock tree.例文帳に追加

複数のクロック信号源と、この複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、クロック同期関係解析手段１０によって、同期関係を解析し、この解析結果に基づいて、クロックツリー構成手段２０によって、クロックツリーを生成するため、クロックツリーを再構成することなく、クロックスキューを低減することができる。 - 特許庁

While a conductive film 15 in a logic region Rlogc remains, a control gate electrode 17 of a non-volatile memory element, an interelectrode- insulating film 18, and a floating gate electrode 19 are formed in a memory region Rmemo, an insulating film 22 for injection protection is formed on a substrate, and ion implantation for forming the source and drain diffusion layer of the non-volatile memory element is made.例文帳に追加

ロジック領域Ｒlogcにおける導体膜１５を残したままで、メモリ領域Ｒmemoにおいて不揮発性メモリ素子の制御ゲート電極１７，電極間絶縁膜１８及び浮遊ゲート電極１９を形成した後、基板上に注入保護用の絶縁膜２２を形成した後、不揮発性メモリ素子のソース・ドレイン拡散層を形成するためのイオン注入を行なう。 - 特許庁

The latch 100 includes: a latch unit 120 equipped with a first input terminal for receiving a first input signal and a first output terminal for outputting a first output signal; and a first current source coupled with the first output terminal for providing a first current to the first output terminal when the operation corresponds to a logic state where the first output signal and the first input signal are different from each other.例文帳に追加

ラッチは、第一入力信号を受信する第一入力端と第一出力信号を出力する第一出力端を備えるラッチユニットと、第一出力端にカップリングされ、第一出力信号と第一入力信号が相違するロジック状態に対応するときに第一電流を第一出力端に提供する第一電流源とを含む。 - 特許庁

The logic 52 is enabled immediately before the shutdown of a system, interrupts the input of a power OFF signal SUSC outputted from the management part 68 to the circuit 54, inputs a signal LAST#PWG#PIIX4 expressing the defect state of the power supply to the management part 68 to generate hardware reset, and inputs a signal PERSW#PIIX4 expressing the ON of a power supply switch 92.例文帳に追加

ロジック52はシステムがシャットダウンされる直前にイネーブルされ、電源管理部68から出力された電源オフ信号-SUSCが電源回路５４に入力されるのを阻止すると共に、電源の状態が不良であることを表す信号LAST#PWG#PIIX4を電源管理部68に入力してハードウェアリセットを発生させ、更に電源スイッチ92がオンされたことを表す信号-PERSW#PIIX4を入力する。 - 特許庁

Each of the programmable interconnects, the pass devices, the look-up table circuits, and/or the multi-input logic circuits has at least one or more dynamic threshold metal oxide semiconductor (DTMOS) transistors, full-depleted metal oxide semiconductor (FDMOS) transistors, partially depleted metal oxide semiconductor (PDMOS) transistors and/or double-gate metal oxide semiconductor transistor.例文帳に追加

プログラマブルな相互接続部、パスデバイス、ルックアップテーブル回路、及び／又は多入力論理回路の各々は、ダイナミックしきい値金属酸化物半導体（ＤＴＭＯＳ）トランジスター、完全空乏化金属酸化物半導体（ＦＤＭＯＳ）トランジスター、部分空乏化金属酸化物半導体（ＰＤＭＯＳ）トランジスター、及び／又は２段ゲート金属酸化物半導体トランジスターの１つ以上を有する。 - 特許庁

When the designation information of the circuit information of a circuit to be reconfigurated is inputted to a programmable logic circuit part 104, the means 103 reads needed circuit information from the means 102, extracts the compression, generates circuit information designated by the designation information, transfers the generated circuit information to the configuration memory 106 and reconfigures a circuit.例文帳に追加

プログラマブル論理回路部１０４に再構成する回路の回路情報の指定情報が入力されたときに、回路情報編集手段で、回路情報記憶手段から必要な回路情報を読み出し、圧縮を解凍して、指定情報で指定された回路情報を生成し、その生成した回路情報をコンフィギュレーションメモリ１０６に転送して、回路を再構成する。 - 特許庁

A method for generating the test pattern for the tester includes: the step of cyclizing a first test pattern 201 generated in logic design with a cycle in accordance with a clock signal 20 of the highest frequency to be used in a semiconductor integrated circuit; and the step of changing a timing edge in the first test pattern 201 to a period boundary just before the timing edge, to generate a second test pattern 301.例文帳に追加

本発明によるテスタ用テストパタンの生成方法は、論理設計時に生成された第１テストパタン２０１を、半導体集積回路で用いられる最高周波数のクロック信号２０に応じたサイクルでサイクライズするステップと、第１テストパタン２０１におけるタイミングエッジを、タイミングエッジ直前のピリオド境界に変更して第２テストパタン３０１を生成するステップとを具備する。 - 特許庁

Moreover, the semiconductor chip 100 is constituted with a silicon substrate 101, a first insulating film 123 to a sixth insulating film 143 provided on the silicon substrate 101, and an annular seal ring 105 which is constituted by a first conductive ring 125 to a sixth conductive ring 145 embedded in the first insulating film 123 to the sixth insulating film 143 for surrounding the external circumference of the logic part and analog part 153.例文帳に追加

また、半導体チップ１００は、シリコン基板１０１と、シリコン基板１０１上に設けられた第一絶縁膜１２３〜第六絶縁膜１４３と、第一絶縁膜１２３〜第六絶縁膜１４３中に埋設された第一導電リング１２５〜第六導電リング１４５により構成されロジック部およびアナログ部１５３外周を取り囲む環状のシールリング１０５と、を有する。 - 特許庁

This controller is provided with four output circuits of digital signal output devices 140, amplifier circuits 142 for operating three contacts with their output signals in each output circuit and a decision logic circuit which decides an output by the establishment of plural (two) or more output signals from each output circuit by the twelve amplification contacts 143 in total of the four output circuits.例文帳に追加

デジタル信号出力装置１４０の出力回路を４個設け、上記出力回路毎にその出力信号で３個の接点を動作させる増幅回路１４２、および上記４個の出力回路の合計１２個の増幅接点１４３により上記各出力回路からの出力信号の複数（２）以上成立で出力の判定を行う判定ロジック回路を備えている。 - 特許庁

The voltage regulator for the dynamic random access memory is further provided with a circuit for generating a reference voltage from a voltage supplied from the outside, an amplifier for amplifying the reference voltage by a gain larger than one unit to generate an internal supply voltage to be used by first and second buses, and a control logic for generating a control signal to control the amplifier.例文帳に追加

また、本発明のダイナミックランダムアクセスメモリ用の電圧レギュレータは、外部から供給された電圧から基準電圧を生成する回路と、第１バス及び第２バスで利用可能な内部供給電圧を生成するために、１単位よりも大きなゲインで基準電圧を増幅するための増幅器と、 増幅器を制御するための制御信号を生成する制御ロジックと、を有している。 - 特許庁

The semiconductor storage has a first latch circuit 232 for latching stored data and a plurality of second latch circuits 210 operating according to logic reversed to the first latch circuit 232, and has a storage cell part 202 for receiving the stored data from the first latch circuit 232 by the second latch circuit 210 selected by a selection signal to output it.例文帳に追加

本発明にかかる半導体記憶装置は、被記憶データをラッチする第１のラッチ回路２３２と、第１のラッチ回路２３２とは反転した論理で動作する複数の第２のラッチ回路２１０を有し、選択信号により選択された第２のラッチ回路２１０により第１のラッチ回路２３２からの被記憶データを受け取り出力する記憶セル部２０２とを有するものである。 - 特許庁

This processor has: an instruction pipeline executing a processor instruction for defining a memory access size; and a cache memory including mapping logic wherein a cache line is stored in a plurality of memory banks each having a block size larger than the memory access size and wherein a group of consecutive bits of a size equal to the memory access size is stored in different memory banks among the plurality of memory banks.例文帳に追加

本発明にかかるプロセッサは、メモリアクセスサイズを定義するプロセッサ命令を実行する命令パイプラインと、メモリアクセスサイズより大きいブロックサイズを有する複数のメモリバンクにキャッシュラインを格納し、この複数のメモリバンクのうちの異なるものに上記メモリアクセスサイズに等しいサイズの連続したビットのグループを格納するマッピングロジックを含むキャッシュメモリとを具備する。 - 特許庁

The method and system enables a user to select from a library programming language object fragments being programming language object fragments being programming logic routine story process control entity, such as steps, transitions and actions, display the selected programming language object fragments within a graphical programming language object or phase display screen and configure a graphical programming language object for a process control entity by using the selected programming language object fragments.例文帳に追加

ライブラリから、ステップ、トランジション、アクション等のプログラミング論理ルーチンストーリー・プロセス制御エンティティであるプログラミング言語オブジェクト断片を選択し、選択されたプログラミング言語オブジェクト断片をグラフィック・プログラミング言語オブジェクト又は位相表示画面に表示し、選択されたプログラミング言語オブジェクト断片を使用してプロセス制御エンティティ用のグラフィック・プログラミング言語オブジェクトを構成する。 - 特許庁

The logic model 10 comprises a trigger signal generation part 40 generating a trigger signal preVP1 for triggering operation of the voltage generation circuit 20, a counter part 60 changing a counter variable (RISE, FALL) based on a clock signal CLK, and an initialization part 50 resetting the counter variable (RISE, FALL) to an initial value every time the trigger signal preVP1 is changed.例文帳に追加

その論理モデル１０は、電圧発生回路２０の動作をトリガするトリガ信号ｐｒｅＶＰ１を生成するトリガ信号生成部４０と、クロック信号ＣＬＫに基づいてカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を変化させるカウンタ部６０と、トリガ信号ｐｒｅＶＰ１が変化する毎にカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を初期値にリセットする初期化部５０とを備える。 - 特許庁

On receipt of a grade designation signal for designating a grade from a set unit 11, a controller 3 of a semiconductor memory unit 1 executes logic block assignment processing so that the data write processing and the data read processing can be executed in parallel to a flash memory chip CP of which the number corresponds to a grade designated by the received grade designation signal.例文帳に追加

この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁

An encryption processing circuit for performing character exchange processing of a common key block encryption system wherein multiple-bit input data are converted and outputted is a logic circuit which receives the input data and selection data instructing permutation of the input data, and converts the data obtained by permuting the input data in accordance with the selection data under a prescribed correspondence rule and outputs it.例文帳に追加

複数ビットの入力データを変換して出力する共通鍵ブロック暗号方式の換字処理を行う暗号処理回路であって、前記入力データと、前記入力データの並べ替えを指示する選択データと、を受信し、前記入力データを前記選択データに基づいて並べ替えたデータを所定の対応規則に基づいて変換して出力する論理回路であることとする。 - 特許庁

To shorten man-hour for LSI evaluation time and shorten development time taken for LSI development by confirming internal timing outputted from an internal circuit from the outside in an LSI mounted on a device to be a target and quickly detecting debug leakage in logic simulation in verifying an LSI(large scale integrated circuit) design when a device is evaluated.例文帳に追加

ＬＳＩを開発し、そのＬＳＩを評価する装置基盤に実装してＬＳＩの機能を評価する機能評価試験時にＬＳＩの動作不具合が発生した場合、その不具合の原因の解析は内部回路が実際にどのように動作しているのかを把握できない為にその原因の解析は非常に困難であるので、これを解決するデバッグ回路を提供する。 - 特許庁

Since the CS region corresponding to each external device in a memory map is set on a region setting register 2 from the outside, the CS region can be changed by the setting of the CS setting register even if the system of the microcomputer or the specification of the external device is changed, thereby the external device can be easily changed to a more effective and new memory or a logic.例文帳に追加

領域設定レジスタ２にメモリマップ中の各外部デバイスに対応するＣＳ領域を外部から設定することにより、マイコンのシステム変更や外部デバイスの仕様変更を行ったとしても、ＣＳ領域をＣＳ設定レジスタの設定で変更できるため、マイコンを再設計することなく、外部デバイスをより有効な新しいメモリやロジックに容易に変更できる。 - 特許庁

Thus, the region of the interlayer insulation film 16 with the uneven surface formed on the memory cell region Rmem has a larger polishing rate in CMP than that of a region of the interlayer insulation film 16 with a flat surface formed on a logic region Rlog, thereby alleviating the global level difference as a result, and forming the substantially flattened interlayer insulation film 16.例文帳に追加

これにより、ロジック領域Ｒlogに形成されている表面が平坦な層間絶縁膜１６の領域よりもメモリセル領域Ｒmemに形成されている表面が凹凸な層間絶縁膜１６の領域の方がＣＭＰにおける研磨レートが大きくなり、結果的にグローバル段差が緩和され、実質的に平坦化された層間絶縁膜１６を形成することができる。 - 特許庁

In the semiconductor memory device having a control circuit C2 controlling an output of an on-chip compare signal OCC indicating pass/fail of data read from a memory array based on a scan signal SCAN and provided with a logic part, the prescribed terminal PAD out of a plurality of terminals for power source potentials provided in the semiconductor memory device is used for burn-in test.例文帳に追加

バーンイン試験の際に、スキャン信号ＳＣＡＮに基づいて、メモリアレイから読み出したデータのパス／フェールを表すオンチップコンペア信号ＯＣＣの出力を制御する制御回路Ｃ２を有するロジック部を備えた半導体記憶装置において、半導体記憶装置に設けられた複数ある電源電位用端子のうち所定の端子ＰＡＤをバーンイン試験用として使用する。 - 特許庁

The comparison and computation circuit 14 inputs a reference voltage output from the reference voltage generating circuit 11 and compares the ADC output voltage output from the ADC 12 that digital-converts the reference voltage with a memory set value stored in the nonvolatile memory 13 and computes, and then outputs the computed signal to the microcomputer-logic circuit section 2 and the memory section 3 via the controller 4.例文帳に追加

比較演算回路１４は、基準電圧発生回路１１から出力した基準電圧を入力し、この電圧をデジタル変換するＡＤＣ１２から出力されたＡＤＣ出力電圧と不揮発性メモリ１３に記憶されたメモリ設定値とを比較演算し、演算した信号をマイコン・論理回路部２及びメモリ部３に制御部４を介して出力する。 - 特許庁

A method of controlling a transmission rate has a step in which a radio circuit control station notifies a mobile station of the guaranteed bit rate in the logic channel, and a step in which the mobile station controls the transmission rate of uplink user data without conforming to an instruction of the relative rate control channel transmitted from a cell to which the mobile station is connected.例文帳に追加

本発明に係る伝送速度制御方法は、無線回線制御局が、移動局に対して、論理チャネルにおける補償伝送速度を通知する工程と、移動局が、当該移動局が接続されているセルから送信された相対速度制御チャネルによる指示に従うことなく、上りユーザデータの伝送速度を制御する工程とを有することを要旨とする。 - 特許庁

The code generator for a code for diffusion that is used in a code division multiplex access system comprises a counter circuit for counting clock signals for outputting, a mask circuit for masking each output bit in the count circuit by a preset mask bit, and an exclusive logic OR circuit for calculating an exclusive logical OR to the output bit of the mask circuit for outputting as an output code.例文帳に追加

符号分割多重アクセス方式で用いられる拡散用コードのコード発生器において、クロック信号をカウントして出力するカウンタ回路と、予め設定されたマスクビットによりカウンタ回路の各出力ビットをマスキングするマスク回路と、このマスク回路の出力ビットに対して排他的論理和を演算して出力コードとして出力する排他的論理和回路とを設ける。 - 特許庁

A CONT circuit 19 of a data error correction circuit 2 provided in a microwave radio device makes switching control by determining logic of selection circuits 11, 13, 15, 17 for connecting or bypassing an encoder 10, an interleave circuit 12, a de-interleave circuit 14, a decoder 16, respectively based on received electric field information output from a received electric field monitoring circuit.例文帳に追加

マイクロ波無線装置に設けられたデータ誤り訂正回路２のＣＯＮＴ回路１９は、受信電界監視回路から出力された受信電界情報に基づいて、エンコーダ１０、インターリーブ回路１２、デ・インターリーブ回路１４、デコーダ１６、をそれぞれ接続またはバイパスさせるための選択回路１１，１３，１５，１７の論理を決定して切り替え制御を行う。 - 特許庁

The emitter-coupled logic circuit 118 includes a current switch which is composed of an emitter-coupled pair of bipolar transistors 106 and 107, the n-type MOS transistor 110 for a current generator which is connected in series with the current switch and resistor means 108 and 109 which are respectively connected in series with the bipolar transistor 106 and 107 for taking out an output voltage.例文帳に追加

エミッタ結合型論理回路１１８は、エミッタ結合された一対のバイポーラトランジスタ１０６及び１０７により構成されたカレントスイッチと、カレントスイッチと直列接続する定電流源用ｎ型ＭＯＳトランジスタ１１０と、バイポーラトランジスタ１０６、１０７のそれぞれと直列接続され出力電圧を取り出すための抵抗手段１０８及び１０９とを含む。 - 特許庁

A test logic part 14 is provided, which converts an electric signal which is an analog signal generated by a pixel array part 12 provided with a plurality of pixels for photoelectric conversion, to a digital signal by an A/D converter 13 and uses the A/D converted digital signal to verify whether the operation state of each pixel in the pixel array part 12 is normal or not.例文帳に追加

光電変換する複数のピクセルが設けられているピクセルアレイ部１２にて生成されたアナログ信号である電気信号を、アナログ−デジタル変換器（Ａ／Ｄ）１３にてデジタル信号に変換し、アナログ−デジタル変換されたデジタル信号を用いて、ピクセルアレイ部１２の各ピクセルの動作状態がが正常か否かを検証するテストロジック部１４が設けられている。 - 特許庁

Further, the semiconductor integrated circuit shown in Fig. has logic gates (G1, G2) using transistors such that either of a p-type MOS transistor and an n-type transistor has high threshold characteristics, so the transistor having the high threshold characteristics is selectively inserted into a signal path of either of signals (rising and falling) of two phases propagated in the circuit.例文帳に追加

また、図１に示す半導体集積回路は、ｐ型ＭＯＳトランジスタまたはｎ型トランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（Ｇ１，Ｇ２）を有するため、回路を伝播する２相の信号（立ち上がりおよび立ち下り）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入することが可能になる。 - 特許庁

The method consists of the processing of a part of an output signal S1 from the unit 1 by using a programmable logic circuit 18 when the signal S1 is issued, the storage of a parameter value corresponding to the processed signal and the provision of an access to the stored parameter value to the microprocessor 14 at frequency matched with the operation frequency of the microprocessor 14 itself.例文帳に追加

この方法は、前記ユニットからの出力信号Ｓ_１の一部をそれらが発行されるときにプログラマブル論理回路１８を用いて処理することと、前記処理された信号に対応するパラメータ値を記憶することと、前記マイクロプロセッサ自身の動作周波数に整合する周波数で前記記憶されたパラメータ値へのアクセスを前記マイクロプロセッサ１４に与えることとからなる。 - 特許庁

A sphygmomanometer to take the maximum value and the minimum value of artery pressure, and record them is provided, and it is provided with a motion detecting and sorting means to generate an index for a current physical effort state that coincides with the indicated minimum and the maximum artery pressures, and a blood pressure control means to control execution of fuzzy logic processes for functions of the sphygmomanometer and the indicated values.例文帳に追加

動脈圧の最大値及び最小値を採取し且つ記録する圧力計が提供され、それは最小及び最大の動脈圧の読みと一致する現在の物理的尽力状態のインデックスを発生する運動検知及び分類手段と、血圧計の機能及び読みのファジィ論理処理の実行を制御する血圧測定を管理する手段が設けられている。 - 特許庁

An optical repeater or an optical logic circuit comprising at least one photodiode of which a cathode is connected to a constant voltage, for converting an optical signal into an electrical signal, a resistor of which one terminal is connected to an anode of the photodiode and another terminal is connected to the constant voltage, and a resonant tunnel diode of which one terminal is connected to the one terminal of the resistor.例文帳に追加

本発明は、カソードが一定電圧に接続され、光信号を電気信号に変換する少なくとも１つのフォトダイオードと、このフォトダイオードのアノードに一端を接続し、一定電圧に他端を接続する抵抗と、この抵抗の一端に一端を接続する共鳴トンネルダイオードとを設け、光中継器または光論理回路であることを特徴とするものである。 - 特許庁

I have a question about your decision to implement the “pay-off” scheme. You mentioned that “the general rule is pay-off,” that is, fixed-amount protection, but on the other hand, you have strongly highlighted the peculiarity of the Bank in taking this measure. There seem to be some inconsistencies in this logic. What are your thoughts on this? 例文帳に追加

さっきのペイオフの判断についてちょっと伺いたいのですが、大臣は先ほども「原則ペイオフだ」というふうに、定額保護だとおっしゃっておりましたが、一方で、今回の措置に当たっては、この銀行の特異性を非常に強調していらっしゃいます。これは、ちょっと論理的に矛盾しているのではないかとも思うのですが、その辺はどういうお考えなのか。 - 金融庁