「LOGIC」に関連した英語例文の一覧と使い方(73ページ目) - Weblio英語例文検索

When the saturation detection section 21 detects the state of the current flowing to the element P3 reaching the threshold current or below, a logic synthesis section 22 fixes an output CMPOUT to a prescribed logic level, independently of the output of an operational amplifier section 20.例文帳に追加

飽和検出部で閾値電流以下となったことが検出されたときには、出力ＣＭＰＯＵＴは演算増幅部２０の出力に係わらず論理合成部２２において所定の論理レベルに固定される。 - 特許庁

To provide a logic verification controller, a logic verification method, a computer program and a computer-readable storage medium which realize the operation verification of pipe line processing and the simultaneous operation verification of a plurality of circuits.例文帳に追加

パイプライン処理の動作検証及び複数回路の同時動作検証を可能にする論理検証制御装置及び論理検証方法、並びに、コンピュータプログラム及びコンピュータ読み取り可能な記憶媒体を提供する。 - 特許庁

In this method, a structure where a high integration logic circuit a and a high-speed logic circuit b are arranged and wired in an inner cell region 32 is designed by the use of a design support device 21.例文帳に追加

半導体装置の設計方法は、内部セル領域３２に、高集積用の論理回路ａと高速動作用の論理回路ｂとを配置配線した構造を、設計支援装置２１を用いて設計する。 - 特許庁

Also included is a programming interface for the bundle processing logic that is accessible from each of the locations and is operative to define at least part of the set of instructions for the bundle processing logic.例文帳に追加

当該複数地点の各々からアクセス可能であって、該束処理ロジックに対する一連の命令のうち少なくとも一部分を規定するように動作可能な束処理ロジック用プログラム・インターフェースも具備される。 - 特許庁

To provide an after-treatment method for exhaust gas which has a self-diagnosis function for determining whether rapid heat up logic for quickly raising the temperature of the exhaust gas can be executed without errors or not when executing the rapid heat up logic.例文帳に追加

排気ガスの温度を急速に上昇させるためのラピッドヒートアップロジックを行う際に、これがエラーなしに行われるか否かを判断する自己診断機能を有する排気ガス後処理方法を提供する。 - 特許庁

An IMS call control node receives a call message from a CSCF through a first interface for a call session, and determines whether to execute Application Server (AS) logic or gateway logic responsive to the call message.例文帳に追加

ＩＭＳコール制御ノードは、コール・セッションの間にＣＳＣＦから第１のインターフェイスを経由してコール・メッセージを受信し、コール・メッセージに応答してアプリケーション・サーバーロジックを実行するかゲートウェイ・ロジックを実行するかを決定する。 - 特許庁

The processor is so constituted that logic codes are acquired from input codes and code schemes and the character codes are extracted from the acquired logic codes and the character patterns corresponding to the extracted code schemes and the character codes are outputted.例文帳に追加

入力コードから論理コードを取得し、取得された論理コードからコード体系及び文字コードを抽出し、抽出されたコード体系及び文字コードに応じた文字パターンを出力するように構成する。 - 特許庁

A logic circuit storage means 11 stores the information of a logic circuit having a logical pass consisting of many steps for the circuit itself and an optimizing logical pass information storage means 12 stores the information of a logical pass to be optimized.例文帳に追加

論理回路格納手段１１は論理回路の段数が多い論理パスを持つ論理回路の情報を格納し、最適化論理パス情報格納手段１２は最適化する論理パスの情報を格納する。 - 特許庁

The programmable logic device (PLD) having one or more programmable logic (PL) regions (11) and one or more conventional input/output regions additionally has one or more peripheral areas (311-314) including specialized circuitry.例文帳に追加

１つ以上のプログラマブルロジック（ＰＬ）領域（１１）および１つ以上の従来式入力／出力領域を有するＰＬＤは、追加で特殊回路網領域を含む１つ以上の周辺エリア（３１１〜３１４）を有する。 - 特許庁

The switch MOS transistors 47x, 47y are turned OFF in a standby state of the MOS logic circuit, and the switch MOS transistors 47x, 47y are turned ON in an operable state of the MOS logic circuit.例文帳に追加

ＭＯＳ論理回路のスタンバイ状態においてスイッチＭＯＳトランジスタ４７ｘ，４７ｙをオフ状態とし、ＭＯＳ論理回路の動作可能状態においてスイッチＭＯＳトランジスタ４７ｘ，４７ｙをオン状態とする。 - 特許庁

A logic circuit 12 compensating space vehicle motion processes the through instruction provided from the apparatus instruction logic circuit, and responds to a signal representing the occurrence time of the disturbance, thereby causing the motion requiring the compensation.例文帳に追加

宇宙船の運動を補償する論理回路１２は、機器指令論理回路から出力されるスルー指令を処理し且つ外乱の発生時刻を表す信号に応答し、補償を要する運動の原因となる。 - 特許庁

To reconcile a process (gate-SAC) for forming the contact hole of a DRAM and a process (L-SAC) for forming the contact hole of a logic LSI in manufacture of a semiconductor integrated circuit device mounting a DRAM and a logic LSI mixedly.例文帳に追加

ＤＲＡＭとロジックＬＳＩとを混載した半導体集積回路装置の製造において、ＤＲＡＭのコンタクトホール形成プロセス（ゲート−ＳＡＣ）とロジックＬＳＩのコンタクトホール形成プロセス（Ｌ−ＳＡＣ）とを両立させる。 - 特許庁

A user designates the input information of a logic to be extracted for a program configuring an existing system, and the necessity for extracting a specific logic is decided for each instruction sentence in a program.例文帳に追加

既存システムを構成しているプログラムに対して、ユーザに抽出したいロジックの入力情報を指定させ、プログラム中の命令文ごとに特定のロジックとして抽出する必要性についての判定を行う。 - 特許庁

After delaying one side of two signals generated in a first logic circuit 101 by a first delay additive circuit 103, a loop back is carried out from an input/output terminal 105, one side of two signals is input to a second logic circuit 102.例文帳に追加

第１の論理回路１０１で発生した２つの信号の一方を第１の遅延付加回路１０３で遅延させた後に、入出力端子１０５からループバックさせて、第２の論理回路１０２に入力する。 - 特許庁

When the detection permission signal is at logic level '1' and the bit pattern retained at the D latches 11-15 is '11111', a bit stream detection signal of a logic level '1' is outputted from an AND gate F10.例文帳に追加

検出許可信号が論理レベル“１”でありかつＤラッチ１１〜１５に保持されたビットパターンが“１１１１１”である場合にＡＮＤゲートＦ１０から論理レベル“１”のビット列検出信号が出力される。 - 特許庁

In other cases, the current pulse matching device (100) on the static bus shunts a prescribed amount of current approximated to the amount of currents used to transit the signal of the bus from one logic state to another logic state.例文帳に追加

他の場合には静的バスの電流パルス整合器(100)は、該バスの信号を1つの論理状態から別の論理状態へと遷移させるのに使用される電流の量に近似する一定量の電流を分路させる。 - 特許庁

Also there is provided a program interface for bundle processing logic which can be accessed from the plurality of respective points and operates to prescribe at least some of the series of instructions to the bundle processing logic.例文帳に追加

当該複数地点の各々からアクセス可能であって、該束処理ロジックに対する一連の命令のうち少なくとも一部分を規定するように動作可能な束処理ロジック用プログラム・インターフェースも具備される。 - 特許庁

A driving signal is deformed by passing a low pass filter LPF1 to adjust the timing of logic inversion of a logic IC 2, thereby adjusting the distortion generated in the pulse width of the optical output to optimize it.例文帳に追加

また駆動信号をローパスフィルタＬＰＦ１に通過させて変形させロジックＩＣ２の論理反転のタイミングを前後させることで光出力のパルス幅に生じた歪みを調整して最適化することが可能となる。 - 特許庁

A design verification device comprises: a storage section storing logic circuit data and layout data on the layout pattern of the logic circuit data; a factor recognition section recognizing the connection relation to elements based on the layout data; and a comparison verification section.例文帳に追加

設計検証装置は、論理回路データとそのレイアウトパターンに関するレイアウトデータとを記憶した記憶部と、レイアウトデータに基づいて、素子の接続関係を認識する要素認識部と、比較検証部とを備える。 - 特許庁

To provide a semiconductor integrated circuit for element evaluation which has a large scale gate chain composed of logic gates of invertors and the like, and easily identifies a logic gate causing failure in the gate chain.例文帳に追加

インバータ等の論理ゲートからなる大規模なゲートチェーンを有し、そのゲートチェーンにおいて不良の原因となっている論理ゲートを特定することが容易な素子評価用半導体集積回路を提供する。 - 特許庁

A CMOS logic portion embedded with a PCM portion is recessed by a gate structure height as measured by a thickness of a gate oxide and a polysilicon gate to provide planarity of the CMOS logic portion with the PCM portion.例文帳に追加

ＰＣＭ部分が埋設されたＣＭＯＳ論理部分は、ゲート酸化物及びポリシリコンゲートの厚みで測定されたゲート構造体の高さだけリセス加工されて、ＣＭＯＳ論理部分とＰＣＭ部分との平坦性を与える。 - 特許庁

This converted PLC ladder diagram is inputted through a terminal 4 for debug to a general programmable logic controller 5, and a bug on design is extracted by the programmable logic controller 5, and the PLC ladder diagram is corrected.例文帳に追加

この変換されたＰＬＣラダー図をデバッグ用端末４を介して汎用のプログラマブルロジックコントローラ５に入力し、このプログラマブルロジックコントローラ５で設計上のバグを抽出するとともに、ＰＬＣラダー図を訂正する。 - 特許庁

When voltage of logic 1 or 0 is coupled to a first plate for storing, a second plate is held at lower or higher voltage respectively (suitably, voltage being a complementary logic value of a stored value).例文帳に追加

論理１又は０電圧が格納のためにメモリセルの第一プレートへ結合されると、第二プレートが夫々より低いか又はより高い電圧に保持される (好適には、格納される値の相補的論理値である電圧)。 - 特許庁

To provide a secure network environment by attaining a packet transfer correctly without being affected by another logic division even if the same combination of MAC address and virtual local area network ID (VLANID) exists in a plurality of logic divisions.例文帳に追加

複数の論理分割に同一のＭＡＣアドレスとＶＬＡＮＩＤとの組み合わせが存在しても他の論理分割の影響を受けず、正しくパケット転送を実現してセキュアなネットワーク環境を提供する。 - 特許庁

A second variable logic delay means 16 operates on a normal power source, delays the output of the data holding means 13 with a delay time which is variably set, and restores it to the input of the data holding means 13 with its logic inverted.例文帳に追加

第２の可変論理遅延手段１６は、通常電源で動作し、データ保持手段１３の出力を、可変に設定される遅延時間で遅延し、かつ、論理を反転させて、データ保持手段１３の入力に戻す。 - 特許庁

After logic cells whose in-cell power supply trunk line is arranged in a first interconnection layer are arranged (S102), interstitial cells whose in-cell power supply line is arranged in a second interconnection layer are arranged (S103) at a position where the logic cells are not arranged.例文帳に追加

セル内電源幹線が第１配線層の論理セルが配置された（Ｓ１０２）後、上記論理セルが配置されていない箇所に、セル内電源幹線が第２配線層の隙間セルが配置される（Ｓ１０３）。 - 特許庁

When a noticing logic gate is a composite gate after extraction of output pin capacity of the noticing logic gate, the capacities (wiring capacity, diffusion layer capacity, gate capacity) inside the composite gate other than input pin capacity are extracted as well 102.例文帳に追加

着目論理ゲートの出力ピン容量を抽出後、着目論理ゲートが複合ゲートの場合，入力ピン容量以外の複合ゲート内部の容量（配線容量，拡散層容量，ゲート容量）も抽出する。 - 特許庁

At the normal operation, potential-fixing elements 12a and 12b fix output potentials of the logic circuits 11a and 11b, and power source-separating elements 13a and 13b electrically separate the logic circuits 11a and 11b from the ground.例文帳に追加

また、通常動作時において、電位固定素子１２ａ，１２ｂは論理回路１１ａ，１１ｂの出力電位を固定し、電源分離素子１３ａ，１３ｂは論理回路１１ａ，１１ｂをグランドから電気的に切り離す。 - 特許庁

To shorten the verification manhour of cell connection of logic circuits and to improve the quality of design by automatically and quickly detecting the misconnection of terminals of cells which is generated by the manual design of a net list of logic circuits.例文帳に追加

論理回路のネットリストの人手による設計時において生じ得るセルの端子の誤接続を自動的かつ高速に検出し、論理回路のセル接続の検証工数を削減し、設計品質を向上する。 - 特許庁

In the verification supporting system carrying out, on the FPGA emulator, a verification of an object logic circuit including a processor, a verifying logic depending on the processor is mapped to an FPGA existing in the FPGA emulator by a circuit description.例文帳に追加

プロセッサを含む対象論理回路の検証をＦＰＧＡエミュレータ上で実行する検証支援システムにおいて、ＦＰＧＡエミュレータにあるＦＰＧＡに、プロセッサに依存する検証用論理を回路記述でマッピングした。 - 特許庁

To facilitate reuse of HDL description of a lower layer module while reducing complicatedness of composition instruction or restriction setting to the lower layer module in creation of a logic composition execution script for a multi-layer logic circuit.例文帳に追加

多階層論理回路の論理合成実行スクリプト作成時の、下位階層モジュールに対する合成指示や制約設定の煩雑さを削減すると共に、下位階層モジュールのＨＤＬ記述再利用を容易化する。 - 特許庁

At the time of read operation of a real memory cell, variation speed of the dummy bit line XDBL by the dummy memory cell DMC1 to the first logic level is delayed by the second logic level held in the second dummy memory cell DMC2.例文帳に追加

リアルメモリセルの読み出し動作時に、第１ダミーメモリセルＤＭＣ１によるダミービット線ＸＤＢＬの第１論理レベルへの変化速度は、第２ダミーメモリセルＤＭＣ２に保持された第２論理レベルにより遅くなる。 - 特許庁

Voltage on the second plate is raised or dropped correspondingly after a word line was non-activated (thereby, a memory cell is cutoff from a bit line, a logic 1 voltage value or a logic 0 voltage value is stored).例文帳に追加

ワード線が不活性化された後に (それにより、メモリセルをビット線から切断し且つ論理１電圧値又は論理０電圧値を格納する)、第二プレート上の電圧が対応的に上昇又は下降される。 - 特許庁

When input control signals are output from a control logic part 4, a contact signal input part 1 outputs contact point input signals based on contact point signals from an external contact point 6 to the control logic part 4.例文帳に追加

接点信号入力部１は、制御論理部４から入力制御信号を出力しているとき、外部接点６からの接点信号に基づく接点入力信号を制御論理部４に出力する。 - 特許庁

To obtain a logic circuit design method and a program to let a computer execute the method therefor which make it possible to test operation with the effective speed in both system and logic BIST modes and avoid a timing error without fail.例文帳に追加

システムモードおよびロジックＢＩＳＴの双方で実スピード動作でのテストを可能とし、タイミングエラーを確実に回避できるようにしたロジック回路設計方法およびその方法をコンピュータに実行させるプログラムを得ること。 - 特許庁

In the semiconductor device, transistors in an n-type logic area NL are covered with a film 50 having tensile stress, and transistors in a p-type logic area PL are covered with a film 55 having compression stress.例文帳に追加

半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。 - 特許庁

A USB host of a device transmits an inquiry for channel number of logic channels for specific purpose to a USB device, and the USB device returns a channel number of logic channels for specific purpose according to the inquiry.例文帳に追加

装置のＵＳＢホストが、ＵＳＢデバイスに対して特定用途の論理チャンネルのチャンネル数の問い合わせを送信し、ＵＳＢデバイスが、問い合わせに応じて特定用途の論理チャンネルのチャンネル数をＵＳＢホストに返信する。 - 特許庁

To provide a designing method for a semiconductor integrated circuit which can generate a logic circuit diagram excluding an unnecessary logic gate by an unused bit array and improve the fault detection rate in a verification stage.例文帳に追加

使用しないビット列による無駄な論理ゲートを省いた論理回路図を生成し、検証段階における故障検出率を向上させることができる半導体集積回路の設計方法を提供する。 - 特許庁

When a pixel matrix circuit and a logic circuit are formed to an active matrix substrate to be a driving part of a reflection type electrooptical device, the logic circuit is disposed utilizing a dead space in the pixel matrix circuit.例文帳に追加

反射型電気光学装置の駆動部となるアクティブマトリクス基板に対して画素マトリクス回路とロジック回路とを形成するに際し、画素マトリクス回路内のデッドスペースを利用してロジック回路を配置する構成とする。 - 特許庁

The control system also comprises a simulation control logic activating means for instructing the programmable controller to activate the simulation control logic after the instruction by the I/O interception is executed when a simulation instruction is given.例文帳に追加

シミュレーション指令が付与された時には、入出力遮断指令手段による指令の実行の後、プログラマブルコントローラに対して、模擬制御ロジックを起動することを指令する模擬制御ロジック起動手段とを有する。 - 特許庁

To provide a programmable logic circuit control system and the like, capable of managing data of a variety of bit widths or data lengths generated by various kinds of processings executed by a programmable logic circuit, using a simple constitution.例文帳に追加

プログラマブル論理回路が実行する多様な処理によって生じる様々なビット幅ないしデータ長のデータを簡単な構成で管理できるプログラマブル論理回路制御システム等を提供することである。 - 特許庁

Then logic synthesis is carried out (step 105) so as to obtain logic data 116 of gate level used for the layout by using the dummy cell closest to the correcting circuit according to the information obtained through the straight distance computation (step 104).例文帳に追加

次に、直線距離演算（ステップ１０４）で得られた情報に基づき、修正回路に最も近接したダミーセルを用いてレイアウトに使用するゲートレベルの論理データ１１６を得るように論理合成する（ステップ１０５）。 - 特許庁

To provide a semiconductor integrated circuit and a test generation program for testing a buried core efficiently while separating a custom logic section and a buried core section in a semiconductor integrated circuit having a custom logic section and a buried core.例文帳に追加

カスタムロジック部と埋め込みコアを有する半導体集積回路において、カスタムロジック部と埋め込みコア部とを分離して効率よく埋め込みコアをテストする半導体集積回路およびテスト生成プログラムを得ること。 - 特許庁

In constructing a logic block in a step of a logic design of an LSI, the maximum value of a delay value between the terminals of each block is set on the basis of a designer's estimate, or on the basis of netlist information after preparing the netlist.例文帳に追加

ＬＳＩの論理設計の段階で、論理ブロックを構築する際、各ブロックの端子間のディレイ値の最大値を設計者の見積り、あるいは、ネットリスト作成後は、ネットリストの情報を基に設定する。 - 特許庁

A signal output circuit 154 supplies a first potential signal to the capacity line when the signal held by the first latch circuit 151 is at a first logic level and supplies a second potential signal to the capacity line when the signal is at a second logic level.例文帳に追加

信号出力回路１５４は、第１ラッチ回路１５１が保持する信号が第１論理レベルのときは第１電位信号を、第２論理レベルのときは第２電位信号を前記一の容量線に供給する。 - 特許庁