「P type semiconductor」に関連した英語例文の一覧と使い方(68ページ目) - Weblio英語例文検索

In the compound semiconductor light emitting element provided with a gallium nitride-based compound semiconductor which is formed by successively laminating the n-type layer and p-type layer upon a sapphire substrate in this order and etching the layers so that the electrode forming surface of the n-type layer may be exposed, the surface of the sapphire substrate on the same side as that of the electrode forming surface is exposed.例文帳に追加

サファイア基板上にｎ型層及びｐ型層が順に積層されて、予めｎ型層の電極形成面が露出するようにエッチングされた窒化ガリウム系化合物半導体を前記サファイア基板上に備えた窒化ガリウム系化合物半導体発光素子において、前記電極形成面と同一面側にサファイア基板面が露出されている。 - 特許庁

An n-type nitride semiconductor layer 32, active layer 33, and p-type nitride semiconductor layer 34 are formed sequentially on a nitride single crystal growth substrate 31, and at a nearly central region across the n-type nitride layer's surface, a high-resistance region 34a where the nitride single crystal is damaged is formed via a mask M whose middle is made open.例文帳に追加

窒化物単結晶成長用基板３１上に順次ｎ型窒化物半導体層３２、活性層３３、ｐ型窒化物半導体層３４を形成し、ｎ型窒化物層の表面の少なくとも一面のほぼ中央領域に中央が開放されたマスクＭを介して窒化物単結晶が損傷された高抵抗領域３４ａを形成する。 - 特許庁

The micromirror device is obtained by using a semiconductor anisotropic etching process to process a silicon substrate and has a structure, wherein a shear-type strain gauge 3 which measures the angle of rotation of a mirror 1 and utilizes a piezoresistance effect is provided in a torsion bar 2 divided p-type or n-type semiconductor areas in a perpendicular direction of the silicon substrate.例文帳に追加

半導体異方性エッチングプロセスを使用してシリコン基板を加工したマイクロミラーデバイスであって、シリコン基板の厚さ方向にｐ型またはｎ型の半導体領域に分割したトーションバー２に、ミラー１の回転角を測定するピエゾ抵抗効果を利用したせん断型歪ゲージ３を設けた構造を特徴とする。 - 特許庁

The asymmetrical FET contains the n-type gate portion and p-type gate portion on the main body of the vertical semiconductor and the interconnection between the gate portions and the flattened structure on the interconnection.例文帳に追加

垂直半導体本体上のｐ型ゲート部分およびｎ型ゲート部分と、前記ｐ型ゲート部分と前記ｎ型ゲート部分の間の相互接続と、前記相互接続の上の平坦化構造とを含む非対称電界効果トランジスタ（ＦＥＴ）の製造方法に関する。 - 特許庁

To provide a semiconductor device including an insulated gate field-effect transistor with an N-type channel MISFET and a P-type channel MISFET, each of whose gate electrodes has appropriate work function and easily controllable threshold voltage.例文帳に追加

ＮチャネルＭＩＳＦＥＴのゲート電極およびＰチャネルＭＩＳＦＥＴのゲート電極が共に適切な仕事関数を持ち、しきい値電圧の制御が容易な絶縁ゲート型電界効果トランジスタを含む半導体装置を実現する。 - 特許庁

To provide a photoelectric conversion element having high photoelectric conversion efficiency, and its manufacturing method, by constituting a photoelectric conversion layer where p-type and n-type organic semiconductor substances unnecessary for solvent are mixed uniformly in a sate of fine particles.例文帳に追加

溶媒に不要なｐ型、ｎ型の有機半導体物質が、微粒子の状態で均一に混合された光電変換層を構成して光電変換効率が高い光電変換素子を提供すること、及びその製造方法を提供することである。 - 特許庁

In the semiconductor layer element 10, a resonator 12 where a quantum well active layer 11 constituted of a barrier layer formed of gallium nitride and a well layer formed of indium gallium nitride is sandwiched by optical guide layers constituted of n-type and p-type aluminium gallium nitride from upper/lower directions is formed.例文帳に追加

半導体レーザ素子１０には、窒化ガリウムからなる障壁層と窒化インジウムガリウムからなる井戸層とにより構成される量子井戸活性層１１が少なくともｎ型とｐ型の各窒化アルミニウムガリウムからなる光ガイド層に上下方向から挟まれてなる共振器１２が形成されている。 - 特許庁

To provide a technique capable of preventing increase in threshold voltage of an n-channel type MISFET and a p-channel type MISFET in a semiconductor device comprising a CMISFET having a high-dielectric gate insulating film and a metal gate electrode.例文帳に追加

高誘電率ゲート絶縁膜とメタルゲート電極を有するＣＭＩＳＦＥＴを備えた半導体装置において、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる技術を提供する。 - 特許庁

A gate insulation film 13 is formed on the channel region 12 of a first conductivity (P type or N type) semiconductor layer 11, and a gate electrode 14 of polycide structure including a silicide layer 19 is formed on the gate insulation film 13.例文帳に追加

第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上にシリサイド層１９を含むポリサイド構造のゲート電極１４が構成されている。 - 特許庁

In a semiconductor device, a gate electrode 109 of a p-channel type MISFET is created by laminating a tungsten film 107 on a titanium nitride film 106, and a gate electrode 110a of an n-channel type MISFET is created by laminating the tungsten film 107 on a titanium nitride film 106a.例文帳に追加

ｐチャネル型ＭＩＳＦＥＴのゲート電極１０９は窒化チタン膜１０６にタングステン膜１０７が積層してなり、ｎチャネル型ＭＩＳＦＥＴのゲート電極１１０は窒化チタン膜１０６ａにタングステン膜１０７が積層してなる。 - 特許庁

To provide a solid-state photovoltaic device of an interpenetration structure which maintains sufficient photovoltaic performance at a low manufacturing cost and is based on a total of three solid inorganic components (two transparent n-type semiconductors and a transparent p-type semiconductor).例文帳に追加

低い作成コストで、十分な光起電性能を保つ、三つの全固体無機成分（二つの透明ｎ型半導体および透明ｐ型半導体、そして一つの吸収体）をベースとする相互浸透構造の固体光起電装置を提供すること。 - 特許庁

A semiconductor light-emitting device comprising a light-emitting layer, configured to emit a light of first wavelength, disposed in between an n-type region and a p-type region is combined with a cerium-doped garnet phosphor, having a wider excitation spectrum than conventional cerium-doped garnet phosphors.例文帳に追加

ｎ型領域とｐ型領域の間に配置されて第１の波長の光を放射するように構成された発光層を含む半導体発光装置は、従来のセリウムドープガーネット燐光体よりも広い励起スペクトルを有するセリウムドープガーネット燐光体と組み合される。 - 特許庁

On a sapphire substrate 1, material sources Zn and O for composing the ZnO-based oxide, such as a ZnO, are grown without supplying the material of an n-type dopant, and the ZnO-based oxide semiconductor layer is grown by supplying the N of the p-type dopant (a).例文帳に追加

サファイア基板１上に、ｎ形ドーパントの材料を供給しないでＺｎＯ系酸化物、たとえばＺｎＯを構成する材料源ＺｎとＯ、およびｐ形ドーパントのＮを供給することによりＺｎＯ系酸化物半導体層を成長する（ａ）。 - 特許庁

A P type semiconductor region for forming an N type insulated gate field effect transistor employs high energy ion implantation in order to attain such a concentration profile as having peaks in the vicinity of source and drain thereof and the final heat treatment is carried out in hydrogen atmosphere of about 430°C.例文帳に追加

特にＮ型絶縁ゲ−ト電界効果トランジスタを形成するＰ型半導体領域はそのソース、ドレイン近傍にピークを持つ濃度プロファイルとなるよう高エネルギーイオン注入を用い、最終熱処理工程は４３０℃程度の水素雰囲気で行うものとする。 - 特許庁

Furthermore, when a metal film 19 is formed in the primary semiconductor element, a wiring on the a cathode side 110 is formed on an n-type cathode region 2 in the monocrystal silicon diode 201, and a wiring on the anode side 111 is formed on a p-type anode region 3.例文帳に追加

さらに、主たる半導体素子に金属膜１９を形成する際に、単結晶シリコンダイオード２０１におけるｎ型カソード領域２の上に、カソード側の配線１１０を形成し、ｐ型アノード領域３の上に、アノード側の配線１１１を形成する。 - 特許庁

The ferroelectric memory includes a ferroelectric capacitor on which a lower electrode 10, capacitance insulation film 12 composed of the ferroelectric film with a perovskite-type crystal structure, and an upper electrode 13 are formed to be laminated in this order on a p-type semiconductor substrate 1.例文帳に追加

強誘電体メモリ装置は、ｐ型半導体基板１上に、下部電極１０、ペロブスカイト型結晶構造を持つ強誘電体膜からなる容量絶縁膜１１及び上部電極１２がこの順に積層して形成された強誘電体キャパシタを備えている。 - 特許庁

To provide a nitrogen compound semiconductor light-emitting element with large emission intensity, which comprises an n-type layer composed of AlGaN, an active layer composed of AlGaInN, and a p-type layer, and emits ultraviolet light with an emission peak wavelength of 400 nm or less, and to provide a method of manufacturing the same.例文帳に追加

ＡｌＧａＮよりなるｎ型層、ＡｌＧａＩｎＮよりなる活性層、およびｐ型層を有し、発光ピーク波長が４００ｎｍ以下の紫外光を放射する、発光強度の大きい窒素化合物半導体発光素子およびその製造方法を提供する。 - 特許庁

At a position adjacent to an embedded insulating film 4 in an active layer 3 under a semiconductor element, a ring-shaped p-type region 10 and a ring-shaped n-type region 11 are alternately formed in a repeated manner so as to surround a circular center region 10a.例文帳に追加

活性層３のうち半導体素子の下方における埋込絶縁膜４と隣接する位置に、円形状の中心領域１０ａを囲むようにリング状のｐ型領域１０およびｎ型領域１１を交互に繰り返し形成する。 - 特許庁

To provide a method of manufacturing a semiconductor device in manufacture of SJ-MOSFET by trench filling epitaxial technique, which does not isolate a p-column from a n-type source on a n-column without degrading on-resistance because of a drive diffusion in a n-type source region.例文帳に追加

トレンチ埋め込みエピ方式によるＳＪ−ＭＯＳＦＥＴの製造において、ｎ型ソース領域のドライブ拡散によりオン抵抗を悪化させることなく、ｐカラムとｎカラム上のｎ型ソース領域を分離させない半導体装置の製造方法を提供することができる。 - 特許庁

The thermoelectric conversion element 10 can be connected to another element by the electrode 6 mounted at another side of the insulating supporter 1 in the thermoelectic conversion element 10, and can be connected in series at the upper and lower surfaces of the p-type and the n-type semiconductor elements 2a, 2b without using an electrode plate.例文帳に追加

熱電変換素子１０の絶縁支持体１他端側の側部に設置した電極６により、熱電変換素子１０同士を接続させることができ、ｐ型半導体素子２ａおよびｎ型半導体素子２ｂの上下面で電極板を用いることなしに熱電変換素子を直列に接続することができる。 - 特許庁

Then, a voltage drop by an internal resistance of the electrode pattern 11 is utilized to gradually reduce the electric potential of the surface of the semiconductor element portion 8, in a direction from the n^+-type cathode region 6 of the high-potential side toward the p^+-type anode region 7 of the low-potential side.例文帳に追加

そして、電極パターン１１の内部抵抗による電圧降下を利用して、高電位側のｎ^+型カソード領域６から低電位側のｐ^+型アノード領域７に向かう方向において、半導体素子部８の表面の電位が徐々に低下させる。 - 特許庁

A P-type well 12 is formed at the upper part of a semiconductor substrate 11, an STI13 is provided selectively at the well 12, and an N^+-type source layer 17 and a drain layer 18 are formed in an opening 14 of the STI13 to touch the side surface 13a of the STI 13 and to be separated from each other.例文帳に追加

半導体基板１１の上部にＰ型のウェル１２を形成し、ウェル１２にＳＴＩ１３を選択的に設け、ＳＴＩ１３の開口部１４内にＳＴＩ１３の側面１３ａに接するようにＮ^＋型のソース層１７及びドレイン層１８を相互に離隔して形成する。 - 特許庁

In addition, on the side surface of the semiconductor element portion 8, a voltage drop by the internal resistance of the electrode pattern 11 is utilized, to make the electric potential of each electric-potential control portion 9 reduce in a stepwise fashion, in a direction from the n^+-type cathode region 6 toward the p^+-type anode region 7.例文帳に追加

また、半導体素子部８の側面においても、電極パターン１１の内部抵抗による電圧降下を利用して、ｎ^+型カソード領域６からｐ^+型アノード領域７に向かう方向において、各電位制御部９の電位を段階的に低下させる。 - 特許庁

A part for forming heaters 15a and 15b of a thermal flow rate sensor S1, of a semiconductor layer 14, is constituted by an N-type silicon, and a part for forming gauge resistors 18a-18d of a pressure sensor S2 is constituted by a P-type silicon.例文帳に追加

半導体層１４のうち、熱式流量センサＳ１のヒータ１５ａ、１５ｂを形成するための部分をＮ型シリコンで構成し、圧力センサＳ２のゲージ抵抗１８ａ〜１８ｄを形成するための部分をＰ型シリコンで構成する。 - 特許庁

The Hall element 1 and a resistor 22 are formed by the same material and in the same manufacturing process (for example, by diffusing an n-type impurity on a p-type semiconductor substrate), and a resistor 23 is formed by a poly-silicon resistance having small dispersion of the characteristic.例文帳に追加

上記ホール素子１と抵抗２２とを同一の材料および製造過程で（例えばＰ型半導体基板にＮ型不純物を拡散させて）形成し、抵抗２３は特性のばらつきが少ないポリシリコン抵抗によって形成する。 - 特許庁

When applying a rated voltage between a body region and drain region, which are formed on an insulating semiconductor substrate, the thickness of the both regions are specified, so that two drift regions of p-type and n-type sandwiched between the body and drain regions may be completely depleted.例文帳に追加

絶縁性の半導体基板上に形成したボディ領域とドレイン領域の間に定格電圧を印加したとき、ボディ領域とドレイン領域の間に挟まれたｐ型とｎ型の２つのドリフト領域が完全に空乏化するように両者の厚さを選定する。 - 特許庁

The active layer 5, in which a light is generated by current injection is pinched by an N-type clad layer 4 and a P-type clad layer 6, whose band gap energy is larger than the active layer 5, which is composed of compound semiconductor containing Zn, O and group VI elements other than O.例文帳に追加

電流注入により発光する活性層５が、その活性層５よりバンドギャップエネルギーが大きい材料からなるｎ形クラッド層４およびｐ形クラッド層６により挟持される構造で、前記活性層５がＺｎと、Ｏと、Ｏ以外のVI族の元素を含む化合物半導体からなっている。 - 特許庁

Since positive holes generated in a manufacturing process are dispersed and captured on two interfaces of the three-layer light transparent film, electric field strength in the vicinity of a surface of the p-type semiconductor layer 102 is made smaller than the conventional case, generation of inversion of conductivity type is made little, and the leakage current between the light receiving part can be reduced.例文帳に追加

この３層の光透過性膜の２つの界面に、製造工程で生じた正孔が分散して捕獲されるので、Ｐ型半導体層１０２の表面付近における電界強度が従来より小さくなり、導電型の反転が少なくなって、受光部間のリーク電流が少なくできる。 - 特許庁

After the formation of first electrodes 2 and second electrodes 3 at the growth starting side end sections and the growth terminating side end sections of the carbon nanotubes 1, interlayer insulating films 9 are formed, and then the semiconductor device 100 is completed, with a logic circuit comprising an n-type FET (field effect transistor) 20n and a p-type FET 20p mounted thereon.例文帳に追加

カーボンナノチューブ１の成長起点側及び終点側の端部に第１及び第２の電極２，３を形成した後、層間絶縁膜９を成膜し、ｎ型ＦＥＴ２０ｎ及びｐ型ＦＥＴ２０ｐからなる論理回路を実装した半導体装置１００を完成する。 - 特許庁

A gate insulation film 13 is formed on the channel region 12 of a first conductivity (P type or N type) semiconductor layer 11; and a gate electrode 14 including a multilayer of a tantalum nitride layer 141, a tantalum layer 142 of body-centered cubic lattice phase, and a tantalum nitride layer 143 is formed on the gate insulation film 13.例文帳に追加

第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含むゲート電極１４が構成されている。 - 特許庁

Low voltage drive is realized by bringing the gate electrode G to a positive potential or a negative potential (or ground condition) through switching at the outside of the semiconductor device, thereby bringing about a pseudo-p-type or n-type region at the channel region 8.例文帳に追加

そして、半導体装置外部でスイッチングによりゲート電極Ｇの電位を正電位、負電位（又は接地状態）とすることでチャネル領域８を擬似的なＰ型領域またはＮ型領域とすることで低電圧駆動を実現する。 - 特許庁

To provide a semiconductor element such as a MOSFET provided with parallel pn layers wherein an n-type region and a p-type region are alternately arranged as a drift layer that prevents concentration of current in a reverse recovery process of a built-in diode so as to enhance the reverse recovery breakdown.例文帳に追加

ドリフト層としてｎ型領域とｐ型領域とを交互に配置した並列ｐｎ層を備えるＭＯＳＦＥＴ等において、内蔵ダイオードの逆回復過程における電流集中を防止し、逆回復耐量を向上させる。 - 特許庁

To provide n-type and p-type cubic silicon nitride semiconductors, which are utilized as a cubic silicon nitride semiconductor, are stable chemically, mechanically and physically and have a wide gap useful as an opto-electronic element, and to provided a manufacturing method therefor.例文帳に追加

立方晶窒化ケイ素の半導体としての利用を実現し、化学的、機械的、物理的に安定であるうえに、電子・光素子としても有力なワイドギャップを有するｎ型およびｐ型の立方晶窒化ケイ素半導体と、その製造方法を提供する。 - 特許庁

The photovoltaic device is obtained by forming a transparent conductive substance layer 15, a transparent oxide semiconductor layer 16 as an n-type charge transport layer, the zinc oxide needle crystal 11, a light-absorbing layer 18, and a p-type charge transport layer 17, successively in this order, on a transparent substrate 14.例文帳に追加

透明基板１４上に形成された透明導電性物質層１５の上に、ｎ型の電荷輸送層としての透明酸化物半導体層１６及び酸化亜鉛針状結晶１１、光吸収層１８及びｐ型の電荷輸送層１７を順次に積層形成した光電変換装置。 - 特許庁

In the outer peripheral resistant part of the semiconductor device consisting of a super junction substrate 7, a zener diode 21 consisting of an N-type region 22 and a P-type region 23 in the direction from a cell part to the outer peripheral resistant part is provided on the surface of the super junction substrate 7.例文帳に追加

スーパージャンクション基板７で構成された半導体装置の外周耐圧部において、スーパージャンクション基板７の表面にセル部から外周耐圧部の方向にＮ型領域２２およびＰ型領域２３で構成されるツェナーダイオード２１を設ける。 - 特許庁

The silicon carbide semiconductor device includes a drift layer 2 having an n-type and formed on a silicon carbide substrate 1, a base region 3 having a p-type formed adjacent to the drift layer 2, and a re-combination region 7 in which the drift layer 2 is formed and into which a re-combination center has been introduced.例文帳に追加

本発明に係る炭化珪素半導体装置は、炭化珪素基板１上に形成されたｎ型を有するドリフト層２と、ドリフト層２に接して形成されたｐ型を有するベース領域３と、ドリフト層２に形成され、再結合中心が導入された再結合領域７とを備える。 - 特許庁

Also, since the abnormal resistance is suppressed, the necessity of increasing the gate width of the gate electrode 24 can be reduced, an increase in the area of the N-type region 14 and the P-type region 16 is suppressed and the semiconductor device 10 can be prevented from scaling up as a whole.例文帳に追加

また、抵抗異常の発生を抑制するために、ゲート電極２４のゲート幅を大きくする必要性が低減でき、Ｎ型領域１４とＰ型領域１６の面積が大きくなることを抑え、半導体装置１０全体として大型化することを低減できる。 - 特許庁

A unidirectional anti-fuse element comprises: a cathode electrode layer 1 connected with a cathode electrode terminal K; a semiconductor layer 2 consisting of a p-type impurity layer 21 and an n-type impurity layer 22; an insulation layer 3; an anode electrode 4 connected with an anode electrode layer A by a bonding wire 5; and a sealing resin layer 6.例文帳に追加

１はカソード電極端子Ｋに接続されたカソード電極層、２はｐ型不純物層２１及びｎ型不純物層２２よりなる半導体層、３は絶縁層、４はボンディングワイヤ５によってアノード電極端子Ａに接続されたアノード電極層、６は封止樹脂層である。 - 特許庁

Since an impurity concentration profile in the thickness direction of the N type and P type impurity diffusion layers 32, 33 thus formed is formed in a way suitable for the generation and movement of carriers, the semiconductor device 30 provided with the light receiving element unit A with a high response speed and excellent light receiving sensitivity is obtained.例文帳に追加

このようにして形成されるＮ型およびＰ型不純物拡散層３２，３３の厚み方向における不純物濃度プロファイルは、キャリアの発生と移動とに好適なように形成されるので、応答速度と受光感度とに優れる受光素子部Ａを備える半導体装置３０が実現される。 - 特許庁

In a semiconductor device comprising a complementary MOSFET, all of lower surfaces and side surfaces as well as upper surfaces except for a contact hole region for wiring connection, in an n-type MOSFET region and p-type MOSFET region, are enclosed with an insulating film.例文帳に追加

相補型ＭＯＳＦＥＴからなる半導体装置において、ｎ型ＭＯＳＦＥＴ領域、及び、Ｐ型ＭＯＳＦＥＴ領域は、各々下面及び側面のすべての部分、及び、配線接続のためのコンタクト穴領域を除いた上面が、絶縁膜で囲まれている。 - 特許庁

By introducing P-type impurities into an N-type impurity concentration distribution for forming a super staircase PN junction, to balance out, a semiconductor layer in which the impurity concentration distribution in the PN junction part is made gentle compared with the impurity concentration distribution in which the super staircase PN junction is formed.例文帳に追加

超階段型ＰＮ接合を形成するためのＮ型不純物濃度分布に、Ｐ型不純物を導入して相殺させることにより、超階段型ＰＮ接合を形成する不純物濃度分布に比べて、ＰＮ接合部における不純物濃度分布をなだらかにした半導体層を設ける。 - 特許庁

To manufacture a semiconductor radiation detector that uses a barrier type, or a InSb single crystal of a p-n junction type that is reduced in leakage current, suppressed in trapping for electrons or holes, and having a large amount of charge generation even at a temperature of 10K or higher.例文帳に追加

１０Ｋ以上の温度でも漏洩電流が小さく、電子あるいは正孔のトラッピングが少なく電荷生成量の多い表面障壁型あるいはｐｎ接合型のＩｎＳｂ単結晶を用いた半導体放射線検出器を製作する。 - 特許庁

As a result, an SBD(Schottky barrier diode) which is excellent in breakdown strength is formed by forming an extraction plug of a source/drain region of an MISFET and by forming a p-type semiconductor region 24 between the n-type well 4 and the tungsten film 25.例文帳に追加

これにより、ＭＩＳＦＥＴのソース・ドレイン領域の引き出し用プラグを形成するとともに、ｎ型ウェル４とタングステン膜２５との間にｐ型半導体領域２４を形成し、耐圧に優れたＳＢＤ（ショットキバリアダイオード）を形成する。 - 特許庁

To provide an SOI (silicon on insulator) that applies an N-type FET with a tensile stress and a P-type FET with a compression stress, along with a LOCOS (selective oxidizing) on an HOT (hybrid orientation technology) semiconductor device and a manufacturing method thereof.例文帳に追加

Ｎ型ＦＥＴには引っ張り応力、Ｐ型ＦＥＴには圧縮応力を与えるＳＯＩ（シリコンオンインシュレータ）及びＨＯＴ（ハイブリッド配向技術）半導体装置上のＬＯＣＯＳ（選択酸化）及びその製造方法を提供する。 - 特許庁

An Al electrode 19 formed on a semiconductor substrate 15 through an interlayer insulating film 17 is connected electrically with a P type layer 13 and an N^+ type layer 14 through a contact hole 18 formed in the interlayer insulating film 17 and an Ni plating layer 20 is formed on the Al electrode 19.例文帳に追加

半導体基板１５の上に層間絶縁膜１７を介して形成されたＡｌ電極１９が、層間絶縁膜１７に形成されたコンタクトホール１８を介してＰ型層１３と、Ｎ^＋型層１４と電気的に接続されており、Ａｌ電極１９の上にＮｉメッキ層２０が形成されている。 - 特許庁