「P type semiconductor」に関連した英語例文の一覧と使い方(70ページ目) - Weblio英語例文検索

The semiconductor electrostatic motor which can rotate at a high speed without rotating unevenness is obtained in such a manner that the second impurity adding part 2d of the stator for supplying an operating voltage or the Schottky junction by the metal has its reverse voltage or a reverse voltage by the second impurity adding part 2c of the n-type stator and the semiconductor substrate 2a of the p-type stator.例文帳に追加

作用する電圧を供給する固定子の第２の不純物添加部２ｄあるいは金属によるショットキ接合がその逆電圧か、ｎ型の固定子の第２の不純物添加部２ｃとｐ型の固定子の半導体基板２ａによる逆電圧を持つことにより、高速回転が可能な回転むらのない半導体静電モータを得た。 - 特許庁

A semiconductor device comprises: a substrate that has an uneven structure on its primary surface; a nitride layer of at least either of polycrystal and non-crystal that is formed on the entire primary surface and in which at least either of a p-type impurity and an n-type impurity is doped; and a nitride semiconductor layer that is provided on the nitride layer.例文帳に追加

実施形態に係る半導体装置は、主面上に凹凸構造が設けられた基板と、前記主面の全面に設けられ、ｐ型不純物およびｎ型不純物の少なくともいずれかがドープされた、多結晶および非晶質の少なくともいずれかである窒化物層と、前記窒化物層の上に設けられた窒化物半導体層と、を備える。 - 特許庁

The photovoltaic element is achieved by forming an n-type semiconductor layer 3 composed of a material containing basic dyes with an electron receptive inorganic compound as a main component, between two electrodes (2, 5) of which at least one has translucency; and a p-type semiconductor layer 4 composed of a material containing an electron receptive compound with an electron donor organic compound as a main component.例文帳に追加

少なくとも一方が透光性を有する２つの電極（２，５）の間に、電子受容性無機物を主成分とし、塩基性染料を含有する材料から構成されたｎ型半導体層３と、電子供与性有機物を主成分とし、電子受容性化合物を含有する材料から構成されたｐ型半導体層４とからなるヘテロ接合半導体膜を形成し、光起電力素子とする。 - 特許庁

As the semiconductor device formed on a silicon carbide semiconductor substrate, a diode and a transistor, etc. are manufactured by selectively forming in the epitaxial layer grown on the surface which is inclined from a (000-1) surface of the substrate by 0 or more degree of the angle and less than 1 degree of the angle, by ion implanting a P-type or N-type region.例文帳に追加

炭化珪素半導体基板上に形成する半導体装置として、基板の（０００−１）面から０°超で以上１°未満傾斜した面上に成長したエピタキシャル層に、Ｐ型あるいはＮ型領域をイオン注入により選択的に形成して製造したダイオード、トランジスターなどとする。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of preventing the mutual diffusion of impurities in a polysilicon layer and reducing the resistance of an n-type polymetallic gate electrode and a p-type polymetallic gate electrode in the semiconductor device having a gate electrode in a polymetallic gate structure and a dural gate structure.例文帳に追加

ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、ポリシリコン層中の不純物の相互拡散を防止すると共に、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。 - 特許庁

In a P-type semiconductor 4 and an N-type semiconductor 5 mutually connected by a first electrode 1, a second and a third electrodes 3, 4 are provided in the opposite side of the first electrode 1 in the respective semiconductors, wherein the temperature change at the first electrode part is detected by a thermoelectromotive force generated by a time difference of temperature conductance to the second and the third electrode parts.例文帳に追加

第１の電極１で互いに接続されたＰ型半導体４、Ｎ型半導体５と各半導体において第１の電極と反対側に第２、第３の電極３、４を有し、第一の電極部での温度変化を第２、第３の電極部への温度伝達の時間差により生じる熱起電力により検知する。 - 特許庁

In the semiconductor light-emitting element using the nitride system group III-V compound semiconductor having a structure in which an active layer having one or a plurality of well layers are sandwiched between a p-type clad layer and an n-type clad layer, the composition of at least one of the well layer of the active layer is modulated in a direction perpendicular to this well layer.例文帳に追加

ｐ側クラッド層とｎ側クラッド層との間に一つまたは複数の井戸層を有する活性層が挟まれた構造を有する、窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導体発光素子において、活性層の少なくとも一つの井戸層の組成をこの井戸層に垂直な方向に変調する。 - 特許庁

The noise cancelling circuit has a noise cancelling element 22 having a gate electrode F formed on an N-type semiconductor layer and an adjacent inter-element isolating region L via a gate insulting film 32 and connected to a gate electrode C of an N-ch MOSFET 4 and a P-type semiconductor layer connected to an output wire D.例文帳に追加

ノイズキャンセル回路は、ゲート絶縁膜３２を介してＮ型半導体層及び隣接する素子間分離領域Ｌ上に形成され、Ｎｃｈ−ＭＯＳＦＥＴ４のゲート電極Ｃに接続されるゲート電極Ｆと、出力配線Ｄに接続されるＰ型半導体層とを備えるノイズキャンセル素子２２を有している。 - 特許庁

There is provided a thermoelectric element module 1 in which an n-type semiconductor 2 and a p-type semiconductor 3 are alternately connected by electrodes 4, 5 at ends of the semiconductors 2, 3 so as to be electrically in series, characterized in that the electrode 4 at the elevated temperature side contacts with the semiconductors 2, 3 through a plurality of contact projections 6 provided on a front surface of the electrode 4.例文帳に追加

ｎ型及びｐ型の半導体２，３がそれら端部で電極４，５によって電気的に直列となるよう交互に接続された熱電素子モジュール１において、高温となる側の電極４が、電極４の表面に設けられた複数の接触突起部６を介してこれら半導体２，３と接触していることを特徴とする熱電素子モジュール１を提供する。 - 特許庁

The CMOS transistor is formed with a conductive layer in a contact hole provided so as to come into contact with one side face of a source and drain region of a semiconductor layer of an n-type thin film transistor, and one side face of the source and drain region of the semiconductor layer of a p-type thin film transistor, respectively.例文帳に追加

本発明のＣＭＯＳトランジスタは、ｎ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、ｐ型薄膜トランジスタの半導体層のソース、ドレイン領域の一方の側面と、にそれぞれ接するように設けられたコンタクトホール内に導電層が形成されていることを特徴とする。 - 特許庁

The thermoelement module is provided where conductive metal electrodes are jointed to the facing surfaces of a plurality of facing substrates, respectively, and a plurality of n-type thermoelectric semiconductor elements and p-type thermoelectric semiconductor elements are adjoined with the metal electrode in between.例文帳に追加

対向する複数枚の各基板の対向面にそれぞれ導電性の金属電極を接合し、該金属電極を介して複数のｎ型及びｐ型の熱電半導体素子を互に隣り合せて配設してなる熱電素子モジュールにおいて、各熱電半導体素子の電極との接続面以外の面に、下記（ａ）〜（ｄ）の被膜形成性成分から選ばれる被膜を施すと共に、隣り合う熱電素子同士を離間させて配設する。 - 特許庁

A semiconductor laminated part 12 including the light-emitting layer forming unit 11 having at least an n-type layer 2 and a p-type layer 4 is provided on a semiconductor substrate 1, a current-blocking layer 7 partly provided on a surface and a current diffusion electrode 8 is further provided on the entire surface of the substrate, and a bonding electrode 9 is provided on the substrate.例文帳に追加

半導体基板１上に、少なくともｎ形層２とｐ形層４とを有する発光層形成部１１を含む半導体積層部１２が設けられ、その表面に電流阻止層７が部分的に、さらに電流拡散用電極８が全面に設けられ、その上にボンディング用電極９が設けられている。 - 特許庁

A solid-state image pickup device 2 comprises a plurality of photoelectric transducer elements 106 which are arranged in proximity to each other on a silicon semiconductor substrate 104, with each photoelectric transducer element 106 comprising a p-type region 115 and an n-type region 116 which are locally deposited in layers on the surface of the semiconductor substrate 104.例文帳に追加

固体撮像素子２は、シリコンから成る半導体基板１０４上に相互に近接して配列された複数の光電変換素子１０６を備え、各光電変換素子１０６は半導体基板１０４の表面部に局所的に積層されたｐ型領域１１５およびｎ型領域１１６を含んで構成されている。 - 特許庁

The silicon photovoltaic device 10 having a metal oxide transparent electrode layer 2, a crystalline p-type semiconductor layer 3, a microcrystal photoelectric conversion layer 4 intrinsical substantially, a crystalline n-type semiconductor layer 5, and a rear surface electrode layer 6 contacting in order on a translucent substrate 1 is thermally treated in the atmosphere with oxygen partial pressure of ≤133 Pa.例文帳に追加

透光性基板１上に、金属酸化物透明電極層２、結晶質ｐ型半導体層３、実質的に真性な微結晶型光電変換層４、結晶質ｎ型半導体層５及び裏面電極層６が順に接するシリコン光起電力素子１０において、酸素分圧１３３Ｐａ以下の雰囲気中で熱処理されている。 - 特許庁

Then, a metal silicide layer is formed by reacting the metal film 12, the gate electrodes 8a, 8b, the n^+ type semiconductor region 9b and the p^+ type semiconductor region 10b are reacted by effecting a first heat treatment and, thereafter, a barrier film 13 and a not yet reacted metal film 12 are removed to remain the metal silicide layer.例文帳に追加

それから、第１の熱処理を行って金属膜１２とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させて金属シリサイド層を形成してから、バリア膜１３および未反応の金属膜１２を除去し、前記金属シリサイド層を残す。 - 特許庁

In a method of manufacturing a semiconductor device having a CMIS FET, a first metallic film made of a silicon film and a first metal is first subjected to heat treatment for reaction to thereby form a gate electrode 31b of a p-channel type MIS (Metal Insulator Semiconductor) FET made of metal silicide and a dummy gate electrode 32 of an n-channel type MIS FET.例文帳に追加

ＣＭＩＳＦＥＴを有する半導体装置を製造方法する際に、まず、シリコン膜と第１金属からなる第１金属膜を熱処理により反応させることで、金属シリサイドからなるｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂとｎチャネル型ＭＩＳＦＥＴのダミーゲート電極３２を形成する。 - 特許庁

A P type semiconductor and an N type semiconductor are formed in a sheet form by mixing metals by a prescribed component ratio, the sheets are cut by a prescribed thermoelectric element specification, sheets 101 of the same material which are made of the metals mixed by the prescribed component ratio and then cut are laminated, the laminated sheets are crimped to generate a final thermoelectric element 100.例文帳に追加

金属を予め決められた成分比で混合してＰ型半導体またはＮ型半導体をシート形態で形成し、該シートを予め決められた熱電素子スペックによってカットし、予め決められた成分比で混合されてカットされた同一材料のシート１０１を積層し、該積層されたシートを圧着して最終熱電素子１００を生成する。 - 特許庁

In this method for manufacturing this thermoelectric converting device, a set of array bodies where only the p type thermoelectric semiconductor elements 1 and the n type thermoelectric semiconductor elements 2 are arrayed are preliminarily manufactured on the polymer sheets 7 and 8, and both of them are fit to each other, and those respective elements are bonded to the electrodes at predetermined positions so as to be integrated.例文帳に追加

製造にあたっては、予め高分子シート７及び８上に、それぞれ、ｐ型熱電半導体エレメント１及びｎ型熱電半導体エレメント２のみを配置した１組の配列体を予め作製しておき、両者を嵌め合せ、各エレメントを所定の位置で電極に接合して、一体化する。 - 特許庁

The metal ions controlling the valence electron or forming the solid solution possess valence larger than or equal to that of the metal ions composing the metal oxide when an inorganic oxide for a carrier is an n-type semiconductor, and the metal ions controlling the valence electron or forming the solid solution possess valence smaller than or equal to that of the metal ions composing the metal oxide when the metal oxide is a p-type semiconductor.例文帳に追加

価電子制御あるいは固溶体形成を行う金属イオンは、担体無機酸化物がｎ型半導体である場合、金属酸化物を構成する金属イオンよりも大きな価数もしくは同等の価数を有し、前記金属酸化物がｐ型半導体である場合、金属酸化物を構成する金属イオンよりも小さな価数もしくは同等の価数を有するものが選択される。 - 特許庁

Then, after the tensile stress film TSL1 is formed on the entire surface of the semiconductor substrate 1, the tensile stress film TSL1 on the p-channel type MISFETQp is removed by dry etching, and after the compressive stress film CSL1 is formed on the entire surface of the semiconductor substrate 1, the compressive stress film CSL1 on the n-channel type MISFETQn is removed by dry etching.例文帳に追加

その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。 - 特許庁

Consequently, according to the lower electrode (151e), it is possible to scatter light of incident light injected from an upper side of a photosensor (151) to the photosensor (151) passing through an n-type semiconductor layer (151b), a photosensitive layer (151c) and a p-type semiconductor layer (151d) to a separate direction other than an incidence direction of incident light.例文帳に追加

したがって、下電極（１５１ｅ）によれば、フォトセンサ（１５１）の上側からフォトセンサ（１５１）に入射した入射光のうちｎ型半導体層（１５１ｂ）、受光層（１５１ｃ）及びｐ型半導体層（１５１ｄ）を透過した光を、入射光の入射方向とは別の方向に散乱させることが可能である。 - 特許庁

After that, the barrier film 13 and unreacted metal elements of the metal film 12 are removed and then a second heat treatment of higher temperature than the first heat treatment is carried out to form a metal silicide layer of an MSi phase thinner than the metal silicide layer of the MSi phase, formed on the surface of the n^+ type semiconductor region 9b, in the p^+ type semiconductor region 10b.例文帳に追加

続いて、バリア膜１３、未反応の金属膜１２の金属元素を除去後、第１の熱処理より高温の第２の熱処理を行って、上記ｐ^＋型半導体領域１０ｂに、上記ｎ^＋型半導体領域９ｂの表面に形成されたＭＳｉ相の金属シリサイド層よりも薄いＭＳｉ相の金属シリサイド層を形成する。 - 特許庁

In this semiconductor Hall sensor, for example, an active layer 2 of N-type silicon is provided, in an island-separated manner, on a semiconductor substrate 1 of P-type silicon, and input-voltage contact layers 3a, 3b of N+ silicon and input-voltage electrodes 6a, 6b are provided on lengthwise both end parts of the active layer 2, respectively.例文帳に追加

本発明の半導体ホールセンサーでは、例えばＰ型シリコンの半導体基板１上に、Ｎ型のシリコンの能動層２が島分離されて設けられており、この能動層２の長手方向の両端部に、Ｎ^+ シリコンの入力電圧コンタクト層３ａ、３ｂと入力電圧電極６ａ、６ｂがそれぞれ設けられている。 - 特許庁

(A) The GaN-based LED chip 100 has a translucent substrate 101, and a GaN-based semiconductor layer L formed on the translucent substrate 101 wherein the GaN-based semiconductor layer L has a multilayer structure including an n-type layer 102, a light emitting layer 103, and a p-type layer 104 in this order from the translucent substrate 101 side.例文帳に追加

（Ａ）ＧａＮ系ＬＥＤチップ１００は、透光性基板１０１と、透光性基板１０１上に形成されたＧａＮ系半導体層Ｌとを有し、ＧａＮ系半導体層Ｌは、透光性基板１０１側からｎ型層１０２と、発光層１０３と、ｐ型層１０４とをこの順に含む積層構造を有している。 - 特許庁

The electronic element includes a carbon nanotube 1 having the characteristics of a P-type semiconductor and provided with a source electrode 6 and a drain electrode 7 each having the characteristics of an N-type semiconductor, on both ends; and a bias electrode 2 and a control electrode 3 provided so as to oppose each other with the carbon nanotube 1 sandwiched.例文帳に追加

Ｎ型半導体の特性を有するソース電極６及びドレイン電極７が両端に設けられた、Ｐ型半導体の特性を有するカーボンナノチューブ１と、カーボンナノチューブ１を挟んで対向するように設けられるバイアス電極２及び制御電極３と、を備える電子素子である。 - 特許庁

The observation step acquires the SEM image by selectively detecting a secondary electron within an energy range E1 which includes a peak P21 of an energy distribution G21 of the secondary electron emitted from the p-type semiconductor region and does not include a peak P22 of an energy distribution G22 of the secondary electron emitted from the n-type semiconductor region.例文帳に追加

観察工程の際、ｐ型半導体領域から放出される二次電子のエネルギー分布Ｇ２１のピークＰ２１を含み、且つｎ型半導体領域から放出される二次電子のエネルギー分布Ｇ２２のピークＰ２２を含まないエネルギー範囲Ｅ１の二次電子を選択的に検出することにより、ＳＥＭ像を取得する。 - 特許庁

To provide a diode chip in which direct high-dense mounting on a circuit board without using wires and deterioration can be performed and variation in impedance characteristics in an electrode terminal is suppressed, by providing a pair of electrode terminals each corresponding to a p-type semiconductor region and an n-type semiconductor region on one surface of a silicon substrate.例文帳に追加

Ｐ型半導体領域及びＮ型半導体領域にそれぞれ対応する一対の電極端子をシリコン基板の一の面に設けることによって、ワイヤを介さずに直接回路基板上への高密度実装を可能とすると共に、電極端子におけるインピーダンス特性の低下及びバラツキを抑えたダイオードチップを提供することである。 - 特許庁

An organic photoelectric conversion element of the present invention comprises a cathode, a photoelectric conversion layer containing a p-type organic semiconductor material and an n-type organic semiconductor material, a hole transport layer containing a hole transport material, and an anode, which each are laminated in that order.例文帳に追加

また、ｐ型共役系高分子を光電変換層におけるｐ型有機半導体材料として用いた光電変換素子を製造する際に、環境管理された雰囲気や不活性ガス雰囲気を採用しない場合であっても、光電変換効率の絶対値の低下やそのバラツキの発生（安定性の低下）を最小限に抑制しうる手段を提供する。 - 特許庁

An insulator comprising a porous polyurethane resin, styrene resin or the like containing micro bubbles is filled between a p-type thermoelectric semiconductor and an n-type thermoelectric semiconductor that constitute a thermoelectric device, thus a thermoelectric device being provided that maintains mechanical strength equal to that of a thermoelectric device having an epoxy resin filled therein and also has thermoelectric performance equal to that of a thermoelectric device not having an epoxy resin filled therein.例文帳に追加

熱電素子を構成するｐ型熱半導体とｎ型熱半導体の間にミクロな気泡を含有する多孔質のウレタン系樹脂或いはスチレン系樹脂等からなる絶縁体を充填することにより、エポキシ樹脂を充填した熱電素子と同等の機械的強度を維持しつつ、エポキシ樹脂を充填していない熱電素子と同等の熱電性能を持った熱電素子を得る。 - 特許庁

The material for which the P-type or N-type impurity semiconductor layer of thickness 2 nm-40 μm composed of poly crystalline silicon containing the dopant of boron or phosphorus or the like, and the true semiconductor layer of the thickness 2 nm-40 μm composed of the polycrystalline silicon, are laminated on a base material in the order, is used as this substrate for the photovoltaic element.例文帳に追加

硼素やりん等のドーパントを含む多結晶シリコンからなる厚さ２ｎｍ〜４０μｍのＰ型又はＮ型の不純物半導体層、及び多結晶シリコンからなる厚さ２ｎｍ〜４０μｍの真性半導体層が基材上にこの順番で積層されたものを光起電力素子用基板として用いる。 - 特許庁

A thermo-module 10 is constituted by joining a plurality of pairs of P type thermoelectric semiconductor elements 13a and N type thermoelectric semiconductor elements 13b between a ceramic substrate 11 on the heat dissipation side and a ceramic substrate 12 on the cooling side, and joining a lead wire 15 or a post 16 for power supply to a lead wire mounting land part 112a-1 of the ceramic substrate 11.例文帳に追加

サーモモジュール１０は、放熱側のセラミック基板１１と冷却側のセラミック基板１２との間にＰ型熱電半導体素子１３ａとＮ型熱電半導体素子１３ｂを複数対接合し、セラミック基板１１のリード線取付ランド部１１２ａ−１に電力供給用のリード線１５またはポスト１６を接合して成る。 - 特許庁

The semiconductor device is provided with an n-type MIS transistor 100A which is formed on a semiconductor substrate 1 and has a full silicide gate electrode 24A which is made into full silicide with nickel, and a p-type MIS transistor 100B having a full silicide gate electrode 24B which is made into full silicide with nickel.例文帳に追加

半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。 - 特許庁

The semiconductor device further comprises, on the overcoat layer, a photoelectric conversion layer having a p-type semiconductor film, an i-type semiconductor film, and an n-type semiconductor film; and one end portion of the photoelectric conversion layer is in contact with the first electrode, and an end portion of the color filter lies inside the other end portion of the photoelectric conversion layer.例文帳に追加

絶縁表面上に、第１の電極と第２の電極と、前記第１の電極と第２の電極との間にカラーフィルタと、前記カラーフィルタを覆ってオーバーコート層と、前記オーバーコート層上に、ｐ型半導体膜、ｉ型半導体膜及びｎ型半導体膜を有する光電変換層と、前記光電変換層の端部の一方は、前記第１の電極と接しており、前記カラーフィルタの端部は、前記光電変換層の端部の他方より内側にある半導体装置に関する。 - 特許庁

The semiconductor device has such an element integrated structure that a Zener diode (protection element) 2 for gate electrode protection against an overvoltage is connected to a DMOS transistor 1 in one element region E2 on one semiconductor substrate structure (P-type semiconductor substrate 10 having an epitaxial layer 11).例文帳に追加

この半導体装置は、一半導体基板構造（エピタキシャル層１１を有するＰ型半導体基板１０）上で過電圧に対するゲート電極保護のためのツェナダイオード（保護素子）２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。 - 特許庁

In a p-n junction structure of a first solid material layer 3 having a insulator or a semiconductor and a second solid material layer 5 having a insulator or a semiconductor of a different type from the first solid material layer 3, there is provided a solar cell 1 using a Mott insulator or a Mott semiconductor as a solid material for at least one of the layers.例文帳に追加

絶縁体もしくは半導体を含む第一固体材料層３と該第一固体材料層３とは異なる型の絶縁体もしくは半導体を含む第二固体材料層５とのｐ−ｎ接合構造において、少なくとも一方の層の固体材料にモット絶縁体またはモット半導体を用いた太陽電池１。 - 特許庁

To provide a semiconductor device that stably exhibits a high reverse recovery withstand independently of the existence and nonexistence of the defects caused during the wafer process for manufacturing the semiconductor device, even if the semiconductor device is a pn-junction diode having a structure, in which an anode electrode is formed on an outer circumferential portion surface of a p-type anode diffusion region with an insulating film interposed.例文帳に追加

ｐ型アノード拡散領域の外周部表面に絶縁膜を介してアノード電極が設けられる構造を有するｐｎ接合ダイオードであっても、該ダイオードを製造する際のウエハプロセスに起因する欠陥の有無に依らず、安定的に高い逆回復耐量を有する半導体装置を提供すること。 - 特許庁

After the mask 15 is removed, the gallium nitride semiconductor film 13 is thermally treated in an atmosphere 21 containing at least either ammonia or hydrazine compound, without the formation of a cap film, or the like, on the surface of a gallium nitride semiconductor film 13e, at a temperature T_A, forming a p-type gallium nitride semiconductor region 13h.例文帳に追加

マスク１５を除去した後に、窒化ガリウム系半導体膜１３ｅの表面上にキャップ膜等を形成することなく、アンモニア及びヒドラジン系化合物の少なくともいずれか一つを含む雰囲気２１中で窒化ガリウム系半導体膜１３を温度Ｔ_Ａにおいて熱処理してｐ型窒化ガリウム系半導体領域１３ｈを形成する。 - 特許庁

The semiconductor storage device 100 comprises a plurality of bit line diffusion layers 108 formed above a p-type semiconductor substrate 101 in such a manner as to extend in parallel with each other, and a plurality of word line electrodes 110 formed above the semiconductor substrate 101 in such a manner as to extend in a direction respectively crossing the bit line diffusion layers 108 and in parallel with each other.例文帳に追加

半導体記憶装置１００は、Ｐ型の半導体基板１０１の上部にそれぞれが互いに並行に延びるように形成された複数のビット線拡散層１０８と、半導体基板１０１の上で、且つそれぞれが各ビット線拡散層１０８と交差する方向に互いに並行に延びるように形成された複数のワード線電極１１０とを有している。 - 特許庁

This thermoelectric element includes two Cu-made electrodes 1 and 2, an n-shape SiC semiconductor bulk 4 provided on the electrode 1 via an Ni sheet 6, a p-type semiconductor bulk 5 provided on the electrode 2 via an Al sheet 8, and a single Cu-made metal electrode 3 provided on the semiconductor bulks 4 and 5 via Ni and Al sheets 7 and 9.例文帳に追加

熱電素子は、二つのＣｕ製の電極１，２と、電極１上にＮｉシート６を介して設けられるｎ型ＳｉＣ半導体バルク４と、電極２上にＡｌシート８を介して設けられるｐ型ＳｉＣ半導体バルク５と、半導体バルク４及び５上に、それぞれＮｉシート７及びＡｌシート９を介して、設けられる一つのＣｕ製金属電極３とを備えて構成される。 - 特許庁

The anode electrode 104 comprises: a third nitride semiconductor layer 143 of p-type formed on the stack of semiconductor layers 102; a first metal layer 141 that is in ohmic contact with the third nitride semiconductor layer 143; and a second metal layer 142 that contacts the first metal layer 141 and is in ohmic contact with the channel.例文帳に追加

アノード電極１０４は、半導体層積層体１０２の上に形成されたｐ型の第３の窒化物半導体層１４３と、第３の窒化物半導体層１４３とオーミック接触する第１の金属層１４１と、第１の金属層１４１と接し且つチャネルとオーミック接触する第２の金属層１４２とを有している。 - 特許庁

During the simultaneous etching of the both gates in a semiconductor device wherein an N-type polysilicon gate and a P-type polysilicon gate are arranged, the area of undoped silicon gates which are dummy electrodes is arranged to be larger than the total area of the N-type and P-type doped polysilicon gates, so that the undoped polysilicon is dominant over the doped polysilicon during dry etching for the polysilicon gates.例文帳に追加

Ｎ型ポリシリコンゲートとＰ型ポリシリコンゲートが配置されたデバイスにおいて、両ゲートを同時にエッチングする場合に、ダミー電極であるノンドープポリシリコンゲートの面積をＮ型及びＰ型のドープポリシリコンゲートの全面積よりも多くするように配置して、ドープポリシリコンよりもノンドープのポリシリコンが支配的になるようにして、ポリシリコンゲートをドライエッチングするようにした。 - 特許庁

Furthermore, the aligner apparatus 1 includes a pitch changing means 6 for changing a pitch p between adjoining wafer holding members 15 and 16 to the pitch p1, and a sensor moving means 31 which moves each of the transmission type sensors 33 to a corresponding semiconductor wafer 2 after the pitch changing means 6 changes the pitch p.例文帳に追加

更に、アライナ装置１は、隣接するウエハ保持部材１５，１６同士のピッチｐをピッチｐ１にするピッチ変更手段６と、前記ピッチ変更手段６が前記ピッチｐを変更した後に各透過型センサ３３を対応する前記半導体ウエハ２に移動させるセンサ移動手段３１を備えている。 - 特許庁

Layers contacting with electrodes of the light-emitting element are made of layers for generating holes, such as a layer containing a P-type semiconductor and an organic compound layer containing an electron-accepting substance; a light-emitting layer has a structure which isi sandwiched between the layers to generate holes; and a layer for generating electrons is formed between the layer to generate holes on the negative electrode side and the light-emitting layer.例文帳に追加

発光素子における電極に接する層をP型の半導体を含む層又は電子受容性の物質を含む有機化合物層等の正孔を発生する層とし、発光層を正孔を発生する層で挟み込むような構成とし且つ陰極側の前記正孔を発生する層と発光層との間に電子を発生する層を形成する。 - 特許庁

Also gate electrodes of the p-tpe and n-type thin film transistors are formed through second and third mask steps, and steps to dope polycrystalline semiconductor layers of the respective thin film transistors with a p+ ion, an n+ ion, and an n- ion are conducted so as to form a second storage electrode.例文帳に追加

また、第２マスク工程及び第３マスク工程によって、ｐ型及びｎ型の薄膜トランジスタのゲート電極を形成して、前記各薄膜トランジスタの多結晶半導体層にｐ＋イオンと、ｎ＋イオンのドーピング工程及びｎ-イオンのドーピング工程を行い、第２ストレージ電極を形成する。 - 特許庁

To reduce the electric current flowing to an input protective element even when an undershooting waveform or overshooting waveform is inputted by forming a deep P- or N-well area in an n- or p-type semiconductor substrate and setting the well area in an electrically floating state.例文帳に追加

アンダーシュート波形又はオーバーシュート波形が入力された場合であっても、ｎ又はｐ型半導体基板内にＰ又はＮ型の深いウェル領域を形成し、これらＰ又はＮ型の深いウェル領域を電気的にフローティングな状態として入力保護素子に流れる電流を減少させることができる入力保護素子及び入力保護素子を有する半導体装置を提供する。 - 特許庁