「P type semiconductor」に関連した英語例文の一覧と使い方(67ページ目) - Weblio英語例文検索

To provide a red semiconductor laser in which impurity concentration of an active layer constituting an end face window structure is controlled to an appropriate value by preventing impurities in a p-type semiconductor layer from diffusing into the light emitting region of the active layer during a thermal process for end face disordering.例文帳に追加

端面無秩序化の熱プロセス中に、ｐ型半導体層中の不純物が活性層の発光領域へ拡散することを防止し、端面窓構造を構成する活性層中の不純物濃度が適切になるようにした赤色半導体レーザを提供する。 - 特許庁

The semiconductor laser device 40 has the same layered structure as a conventional broad area-type semiconductor laser device has except that regions 44 located at the sides of a light emitting region 42 of an AlGaAs active layer 18 and a p-AlGaAs clad layer 20 are two-dimensionally photonic-crystallized.例文帳に追加

本半導体レーザ素子４０は、ＡｌＧａＡｓ活性層１８及びｐ−ＡｌＧａＡｓクラッド層２０の発光領域４２の両側の領域４４が２次元フォトニック結晶化されていることを除いて、従来のブロードエリア型半導体レーザ素子と同じ層構造を備えている。 - 特許庁

Semiconductor layers of p-tpe and n-type first and second thin film transistors constructed on a driving circuit section and a pixel region are formed particularly through a first mask step, and a first storage electrode comprising the semiconductor layer and an auxiliary electrode laminated with each other is formed.例文帳に追加

本発明は、特に、第１マスク工程によって、駆動回路部と画素領域に構成するｐ型及びｎ型の第１薄膜トランジスタ及び第２薄膜トランジスタの半導体層を形成して、半導体層と補助電極が積層された第１ストレージ電極を形成する。 - 特許庁

In the pigment-intensified photoelectric conversion element having a conductive support, a photosensitive layer containing semiconductor particles having adsorbed pigments, a charge transfer layer and a counter electrode, a p-type inorganic compound semiconductor and a nitrile compound are contained in the charge transfer layer to constitute a photoelectric conversion element and a solar cell.例文帳に追加

導電性支持体、色素を吸着した半導体微粒子を含む感光層、電荷移動層および対極を有する色素増感された光電変換素子において、該電荷移動層にｐ型無機化合物半導体およびニトリル化合物を含有させて光電変換素子および太陽電池を構成する。 - 特許庁

The gate electrode 7 is made via a gate insulating film 6 on the element formation region of the main surface of a p-type semiconductor substrate 1, and then semiconductor regions to serve as the source and the drain are made, self-alignedly to the gate electrode, in the element-forming regions of the substrate.例文帳に追加

ｐ型半導体基板１主面の素子形成領域上にゲート絶縁膜６を介してゲート電極７を形成した後、基板の素子形成領域にソース及びドレイン領域となる半導体領域１４，１５をゲート電極に対して自己整合的に形成する。 - 特許庁

The barrier layer 8 has a p-type semiconductor layer 7 located between a region 22 on the top surface 8a with the gate electrode 5 formed thereon and the channel layer 3, and a semiconductor layer 10 located between a region 21 on the top surface 8a exposed from the gate electrode 5 and the channel layer 3.例文帳に追加

バリア層８は、ゲート電極５が形成された頂面８ａ上の領域２２とチャネル層３との間に位置するｐ型半導体層７と、ゲート電極５から露出する頂面８ａ上の領域２１とチャネル層３との間に位置する半導体層１０とを有する。 - 特許庁

An adjustment region 10 having a short life time is formed in a region that is across an electrode edge when a source electrode 4 is projected into a semiconductor substrate 1 and includes a boundary section 6 between a high-concentration p-type well region 20 positioned in the depth direction of the substrate and a low-concentration semiconductor layer.例文帳に追加

ライフタイムの短い調整領域１０を、ソース電極４を半導体基板１内へ投影させた場合の電極端部を跨いだ領域で、かつ、基板深さ方向に位置する高濃度のｐ型ウェル領域２０と低濃度の半導体層との境界部６を含む領域に形成する。 - 特許庁

A semiconductor laser element array 8 mounted on the sub-mount 6 has a structure of laminating a semiconductor layer 2 having two ridge parts 13 on a substrate 11, and an Au plating layer 14 is formed on a surface of a (p) type electrode 3 formed in an upper part of the respective ridge parts 13.例文帳に追加

サブマウント６に実装された半導体レーザ素子アレイ８は、基板１１上に２個のリッジ部１３を有する半導体層２が積層された構造を有し、各リッジ部１３の上部に形成されたｐ型電極３の表面にはＡｕメッキ層１４が形成されている。 - 特許庁

In this semiconductor integrated circuit device, a p-type semiconductor region 3 to be an anode of SCR has a configuration in which silicifying processing is blocked thereon, other than a contact region 3s to which a plurality of conduction paths 10a-10d to an anode electrode 9 are connected.例文帳に追加

本発明に係る半導体集積回路装置において、ＳＣＲのアノードとなるｐ型半導体領域３は、アノード電極９との導通路１０ａ〜１０ｄが複数接続されるコンタクト領域３ｓを除いて、そのシリサイド化処理がブロックされて成る構成とされている。 - 特許庁

To provide a method for manufacturing a p-type semiconductor element with which the surface of a polysilicon layer can be oxidized selectively and, in addition, can suppress the threshold voltage fluctuation of a semiconductor element caused by post-oxidation as much as possible, when the post- oxidation is performed on a gate electrode having a polymetal structure.例文帳に追加

ポリメタル構造を有するゲート電極に対する後酸化を行うとき、ポリシリコン層の表面を選択的に酸化することができ、しかも、後酸化に起因した半導体素子の閾値電圧の変動を出来る限り抑制し得るｐ形半導体素子の製造方法を提供する。 - 特許庁

On one side surface of the oxidation-resistant insulating film 8 facing the other side surface of the oxidation-resistant insulating film 8 provided with the P-type silicon film 11, a semiconductor substrate protruding portion 7 acting as a back gate channel portion BGC is provided over the semiconductor substrate 1 via an oxide film 10.例文帳に追加

Ｐ型シリコン膜１１が設けられる耐酸化性絶縁膜８の一側面と対向する耐酸化性絶縁膜８の他側面には、バックゲート・チャネル部ＢＧＣとしての半導体基板突起部７が半導体基板１上に酸化膜１０を介して設けられる。 - 特許庁

To easily manufacture a stable thermoelectric semiconductor having p-type thermoelectric characteristics even at high temperature, when sintering and manufacturing the thermoelectric semiconductor expressed by general chemical formula: Mg_XSi_1-YSn_Ywith single phase excellent thermoelectric characteristics composed of the metals of Mg, Sn and Si.例文帳に追加

Ｍｇ、Ｓｎ、Ｓｉの金属からなる単相で優れた熱電特性を備えた一般化学式で示される Ｍｇ_ＸＳｉ_１−ＹＳｎ_Ｙの熱電半導体を焼結して製造するにあたり、ｐ型の熱電特性を有した熱電半導体を高温でも安定をしたものを製造する。 - 特許庁

The semiconductor light emitting element comprises a p-type clad layer 11 consisting of a hexagonal-crystal SiC single crystal thin film; and a light emission layer 12 which consists of an alloy ZnO compound semiconductor having a wurtzite structure and a forbidden band width Eg not less than 1.8 eV and less than 3.1 eV, and forms a hetero junction with the clad layer 11.例文帳に追加

六方晶系ＳｉＣ単結晶薄膜からなるｐ型クラッド層１１と、ウルツ鉱構造で、禁制帯幅Ｅｇ＝１．８ｅＶ以上、３．１ｅＶ未満のＺｎＯ系化合物半導体混晶からなり、クラッド層１１とヘテロ接合をなす発光層１２とを備える。 - 特許庁

A power MOS transistor has a structure with a channel region 4 formed in the surface layer part of an n-type well layer 3 in a semiconductor substrate, a source region 5 is formed in the surface layer part of the region 4, and moreover, a p^+ body region 6 which is deeper than the region 4 is formed in the semiconductor substrate.例文帳に追加

半導体基板におけるｎウェル層３の表層部にチャネル領域４が形成されるとともにチャネル領域４の表層部にソース領域５が形成され、さらに、チャネル領域４よりも深いｐ^+ボディ領域６が形成されている。 - 特許庁

A protective diode, wherein an N-well (drain N-well) 11 for protective measures is formed in the drain of an N-channel MOS transistor to be used for electrostatic breakdown measures of a semiconductor device, and a guard ring N-well 17 surrounding the protective diode are formed in a P-type semiconductor substrate.例文帳に追加

半導体装置の静電破壊対策として使用するためのＮチャネルＭＯＳトランジスタのドレインに保護対策用のＮウェル（ドレインＮウェル）１１をいれた保護ダイオードと、この保護ダイオードの周囲を囲むガードリングＮウェル１７をＰ型半導体基板１に形成する。 - 特許庁

In this case, the specific resistance of the nitride semiconductor substrate is 0.5 Ωcm or less, and the side of the p-type Al_xGa_1-xN layer 5 is mounted face-down, and the light is emitted from the second main surface 1a that is opposite to the first main surface of the nitride semiconductor substrate.例文帳に追加

この発光装置では、窒化物半導体基板の比抵抗が０．５Ω・ｃｍ以下であり、ｐ型Ａｌ_xＧａ_1-xＮ層５の側をダウン実装し、窒化物半導体基板の第１の主表面と反対側の主表面である第２の主表面１ａから光を放出する。 - 特許庁

An MIS transistor includes: a gate insulating film 101 formed on the principal surface of an MIS semiconductor substrate 100; a gate electrode 102 formed on the gate insulating film 101; and a P-type channel doped layer 103 formed beneath the gate electrode 102 in the semiconductor substrate 100.例文帳に追加

ＭＩＳ型トランジスタは、ＭＩＳ型の半導体基板１００の主面に形成されたゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成されたゲート電極１０２と、半導体基板１００におけるゲート電極１０２の下方に形成されたＰ型のチャネル拡散層１０３とを有している。 - 特許庁

When this multi-quantum barrier layer is introduced, carriers are effectively restrained from overflowing and the compound semiconductor light-emitting device can be improved in luminous efficacy and durability, even if p/n-type semiconductor layers on both sides are reduced in film thickness and aluminum(Al) compositional ratio.例文帳に追加

この様な多重量子障壁層の導入により、両側のｐ／ｎ型半導体層の膜厚やアルミニウム（Ａｌ）組成比を小さくしても、キャリヤのオーバーフローが効果的に抑制され、発光効率と耐久性が向上する。 - 特許庁

The semiconductor device, having the vertical PNP bipolar transistor, formed in a prescribed element area on a semiconductor substrate, is provided with a high-density embedded N+layer 3 formed in the prescribed element region and a P-type collector layer 5, formed on the layer 3 in close contact.例文帳に追加

半導体基板上の所定の素子領域に縦型ＰＮＰバイポーラトランジスタが形成された半導体装置であって、所定の素子領域に形成された高濃度の埋め込みＮ＋層３と、埋め込みＮ＋層３上に密着して形成されたＰ型のコレクタ層５とを備える。 - 特許庁

Tartialbutylarsene is used as a group V raw material in a manufacturing method of the group III family compound semiconductor epitaxial wafer for thermally decomposing a group V raw material and a group V raw material for performing the crystal growth of a p-type AlGAAs layer on a semiconductor substrate by an MOCVD method.例文帳に追加

ＭＯＣＶＤ法により、 III族原料とＶ族原料とを熱分解させて半導体基板上にｐ型ＡｌＧａＡｓ層を結晶成長させるIII-Ｖ族化合物半導体エピタキシャルウェハの製造方法において、上記Ｖ族原料として、ターシャルブチルアルシンを用いる。 - 特許庁

The semiconductor element 10 has a P-type semiconductor substrate 11 having an N-well 13 and an N^+-diffusion layer 14 with its impurity concentration higher than that of the N-well 13, and a silicide layer 12 formed to partly cover the N^+-layer 14.例文帳に追加

半導体素子１０は、Ｎウェル１３及びＮウェル１３よりも高い不純物濃度を有するＮ^＋拡散層１４を有するＰ型半導体基板１１と、Ｎ^＋拡散層１４上に部分的に形成されたシリサイド層１２と、を備える。 - 特許庁

The semiconductor film, which is formed through the manufacturing method of the semiconductor film, is utilized, thus forming the p-type thin-film transistor having excellent characteristics on metal foil, such as glass, Si, and SUS, and a plastic substrate, and embodying a photoelectric element, such as an LED utilizing a pn junction.例文帳に追加

半導体膜の製造方法を通じて形成された半導体膜を利用して、ガラス、Ｓｉ、ＳＵＳなどの金属箔、プラスチック基板上に特性が優秀なｐ型の薄膜トランジスタを形成することができ、ＰＮ接合（ｊｕｎｃｔｉｏｎ）を利用したＬＥＤなどの光電素子を具現することができる。 - 特許庁

Prior to crystal growth of a group III nitride-based compound semiconductor on a surface of a group III nitride-based compound semiconductor lower layer 6, magnesium and aluminum are both contained near a surface of the lower layer 6 within a range corresponding to the range wherein the p-type region 12 is to be formed.例文帳に追加

III族窒化物系化合物半導体下層６の表面にIII族窒化物系化合物半導体を結晶成長させるに先立って、ｐ型領域１２を形成したい範囲に相当する範囲内の下層６の表面近傍にマグネシウムとアルミニウムの双方を含ませておく。 - 特許庁

A trench non-existing part 9 where the trench part 10 does not exist is formed in at least one part of the periphery of each p type semiconductor layer 3, and sites 4c corresponding to the adjacent semiconductor layers 3 of the channel stopper layer 4 are continuously formed through each trench non-existing part 9.例文帳に追加

各ｐ型半導体層３の周囲の少なくとも一個所には、トレンチ部１０が存在しないトレンチ非存在部９が形成されており、これら各トレンチ非存在部９を介して、チャンネルストッパ層４の互いに隣り合う半導体層３に対応する部位４ｃ同士が連続している。 - 特許庁

To provide a III nitride semiconductor light emitting element which shows the condition for enabling a clad layer made of a p-type gallium aluminum nitride to be laminated, on a light emitting layer made of a III nitride semiconductor containing In without deteriorating the crystal quality of the emitting layer, and which has an excellent light emitting efficiency.例文帳に追加

Ｉｎを含むＩＩＩ族窒化物半導体からなる発光層上に、ｐ型の窒化アルミニウムガリウムからなるクラッド層を、発光層の結晶品質を劣化させることなく積層することが可能となるための条件を示し、発光効率に優れたＩＩＩ族窒化物半導体発光素子を提供する。 - 特許庁

A semiconductor device has gate electrodes 13 formed on an n-type active region including a semiconductor substrate 10 with gate insulating films 12 interposed, p-type source-drain regions 20 formed in regions of both sides of the gate electrodes 13 in the active region, and n-type pocket regions 18 formed from side faces of the respective p-type source-drain regions 20 in the active region toward below the gate electrodes 13 respectively.例文帳に追加

半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。 - 特許庁

The method for producing the epitaxial wafer at least includes a step of epitaxially growing a p-type layer by hydride vapor phase epitaxy (HVPE) on a substrate of a compound semiconductor, wherein nitrogen gas is passed in an HVPE furnace when the temperature of the substrate is raised before starting the epitaxial growth of the p-type layer.例文帳に追加

少なくとも、化合物半導体からなる基板上に、ハイドライド気相成長法によってｐ型層をエピタキシャル成長させる工程を有するエピタキシャルウエーハの製造方法であって、前記ｐ型層のエピタキシャル成長を開始する前の前記基板の昇温時に、ＨＶＰＥ炉内に窒素ガスを流すことを特徴とするエピタキシャルウエーハの製造方法。 - 特許庁

In addition, a third insulator film 11 that is thinner and stable is formed as a result of thermal oxidation of a surface of the light receiving portion 5, a p-type impurity ion is injected in a surface portion of the light receiving portion 5 of an n-type semiconductor substrate 1 through this third insulator film 11 that is thin and stable, and a high-concentration surface p+ layer is formed.例文帳に追加

さらに、受光部５の表面を熱酸化して膜厚が薄く安定した第３の絶縁膜１１を成膜し、この膜厚が薄く安定した第３の絶縁膜１１を通してｎ型半導体基板１の受光部５の表面部にｐ型不純物イオンの注入が為されて高濃度表面ｐ＋層を形成する。 - 特許庁

The terminals 2 and 3 can be constituted as contact structures between a metallic wiring layer and the N- and P-type well regions and, in addition, as stack VIA structures between many metallic wiring layers and the N- and P-type well regions in accordance with the manufacturing process of the semiconductor integrated circuit device that realizes the basic cell 1.例文帳に追加

メタル配線層とＮ型及びＰ型ウェル領域とのコンタクト構造として構成することができるほか、基本セル１を実現する半導体集積回路装置の製造プロセスに応じて多層のメタル配線層とＮ型及びＰ型ウェル領域とのスタックＶＩＡ構造として構成することもできる。 - 特許庁

In an ESD element 21, a plurality of gate electrodes 3 extending in one direction are parallel to each other on a p-type well region 2 formed on a surface of a semiconductor substrate 1 via a gate insulating film, just under the areas of gate electrodes 3 on a surface of the p-type well region 2 are channel regions 9.例文帳に追加

ＥＳＤ素子２１は半導体基板１表面に形成したＰ型ウェル領域２上にゲート絶縁膜を介して、一方向に延びた複数本のゲート電極３が相互に平行に設けられており、Ｐ型ウェル領域２の表面におけるゲート電極３の直下域がチャネル領域９になっている。 - 特許庁

The p-type GaN layer 103 of a nitride semiconductor layer is dipped into an electrolyte 110, and undergoes an etching treatment as a bias voltage is applied to it by the use of a bias source 108 while the irradiation of the p-type GaN layer 103 with ultraviolet rays is suppressed by an ultraviolet preventing film 112 or the like.例文帳に追加

窒化物半導体層であるｐ型ＧａＮ層１０３を電解液１１０中に浸すと主に、紫外線防止膜１１２等によってｐ型ＧａＮ層１０３に対する紫外線の照射を抑制しながら、ｐ型ＧａＮ層１０３に対してバイアス源１０８を用いてバイアスを印加することによりエッチングを行なう。 - 特許庁

To provide a semiconductor device that allows controlling the trade-off characteristics between on-voltage and recovery loss without lifetime control by controlling the on voltage by the impurity concentration of a P-type anode layer and allows preventing snap-off phenomenon, while maintaining the withstand voltage without depending on the impurity concentration of the P-type anode layer.例文帳に追加

Ｐ型アノード層の不純物濃度に依存せずに耐圧を保持しながら、Ｐ型アノード層の不純物濃度によってオン電圧を制御してライフタイム制御無しでオン電圧とリカバリー損失のトレードオフ特性を制御することができ、かつスナップオフ現象を抑制できる半導体装置を得る。 - 特許庁

The semiconductor laser device has an MQW active layer 6, a p-type clad layer 8 formed on the MQW active layer 6 having a ridge portion 8a and having a dielectric constant smaller than the MQW active layer 6, a first dielectric film 11 formed at least in the side region of the ridge portion 8a in the p-type clad layer, a second dielectric film 12 and a third dielectric film.例文帳に追加

半導体レーザ装置は、ＭＱＷ活性層６と、該ＭＱＷ活性層６の上に形成され、リッジ部８ａを有し且つＭＱＷ活性層６よりも屈折率が小さいｐ型クラッド層８と、該ｐ型クラッド層におけるリッジ部８ａの少なくとも側方の領域に形成された第１の誘電体膜１１、第２の誘電体膜１２及び第３の誘電体膜とを有している。 - 特許庁

The semiconductor device is provided with a p-type silicon substrate 1 having a main surface, trenches 2 formed on an element isolation region in the main surface of the p-type silicon substrate 1, inner wall oxide films 3 formed on the inner walls of the trenches 2, nitride oxide layers 4 formed on the surfaces of the inner wall oxide films 3 and separated oxide films 5 embedded into the trenches 2.例文帳に追加

本発明の半導体装置は、主表面を有するｐ型シリコン基板１と、ｐ型シリコン基板１の主表面における素子分離領域に形成されたトレンチ２と、トレンチ２の内壁上に形成された内壁酸化膜３と、内壁酸化膜３の表面に形成された窒化酸化層４と、トレンチ２内に埋め込まれた分離酸化膜５とを備える。 - 特許庁

A p-channel type MISFET Qp1 to be driven at a power supply voltage VDD and a p-channel type MISFET Qp2 to be driven at the power supply voltage VDDH higher than the power supply voltage VDD are disposed on the same n-well NWL of the same semiconductor substrate 1S, and the power supply voltage VDDH is supplied as a common well bias voltage to the n-well NWL.例文帳に追加

電源電圧ＶＤＤで駆動するｐチャネル型のＭＩＳ・ＦＥＴＱｐ１と、電源電圧ＶＤＤよりも高い電源電圧ＶＤＤＨで駆動するｐチャネル型のＭＩＳ・ＦＥＴＱｐ２とを同一の半導体基板１Ｓの同一のｎウエルＮＷＬに配置し、そのｎウエルＮＷＬに対して共通のウエルバイアス電圧として電源電圧ＶＤＤＨを供給する。 - 特許庁

On the p-type layer 104, a positive electrode E101 consisting of a translucent electrode E101a of oxide semiconductor, and a positive contact electrode E101b connected electrically with the translucent electrode is formed wherein the area of the positive contact electrode E101b is less than a half that of the upper surface of the p-type layer 104.例文帳に追加

ｐ型層１０４上には、酸化物半導体からなる透光性電極Ｅ１０１ａと、透光性電極と電気的に接続した正の接点電極Ｅ１０１ｂと、からなる正電極Ｅ１０１が形成されており、正の接点電極Ｅ１０１ｂの面積は、ｐ型層１０４の上面の面積の２分の１未満である。 - 特許庁

An epitaxial layer 2 having a p-type conductivity in a specified film thickness and a specified impurity concentration is formed on a semiconductor substrate 1 having the p-type conductivity, a surface protective film 5 is formed on the layer 2 and an opening section 6 extending to reaching the layer 2 is formed to the surface protective film 5.例文帳に追加

ｐ型の導電型を有する半導体基板１上に所定の膜厚および所定の不純物濃度でｐ型の導電型を有するエピタキシャル層２を形成し、エピタキシャル層２上に表面保護膜５を形成した後、表面保護膜５にエピタキシャル層２に達する開口部６を形成する。 - 特許庁

The p-type clad layer 4 and the p-type semiconductor layer 2, which is in contact with the layer 4 are respectively made of materials, having band gaps which form hetero-barrier constricting (HBB) structure for working voltage and the contact layer 3 is made of a material having an intermediate band gap and formed thinly.例文帳に追加

そして、ｐ形クラッド層４とそのｐ形クラッド層４と接するｐ形半導体層２とが、それぞれ動作電圧に対してヘテロバリア狭窄（ＨＢＢ）構造を形成するバンドギャップを有する材料からなっており、ストライプ状のコンタクト層３がその中間のバンドギャップを有する材料からなると共に、薄く形成されている。 - 特許庁

A material source Zn and O that compose the ZnO oxide, and a dopant source N, which is provided by having nitrogen, i.e., p-type dopant, in plasma state, are supplied so as to make the material source that composes the ZnO oxide rich in Zn, and thereby the p-type ZnO oxide semiconductor layer 9 grows on the substrate 8.例文帳に追加

ＺｎＯ系酸化物を構成する材料源ＺｎおよびＯと、ｐ形ドーパントであるチッ素をプラズマ化したドーパント源Ｎとを供給すると共に、ＺｎＯ系酸化物を構成する材料源がＺｎリッチとなるように供給しながらｐ形ＺｎＯ系酸化物半導体層９を基板８上に成長する。 - 特許庁

The semiconductor memory is formed on a P-type silicon substrate 1, an ONO film 5 composed of a first silicon oxide film 2, a first silicon nitride film 3, and a second silicon oxide film 4, and on an SOONO substrate including an SOONO layer 6, wherein the ONO film 5 contacts with a back gate BG formed in the P-type silicon substrate 1.例文帳に追加

半導体記憶装置は、Ｐ型シリコン基板１と、第１のシリコン酸化膜２、第１のシリコン窒化膜３、及び第２のシリコン酸化膜４からなるＯＮＯ膜５と、ＳＯＯＮＯ層６とを含むＳＯＯＮＯ基板上に形成されており、ＯＮＯ膜５はＰ型シリコン基板１に形成されたバックゲートＢＧに接している。 - 特許庁

For this reason, a depletion layer formed in the junction of a P type well layer 102 and a P+ type semiconductor region 103a, and the fourth region 118 can be extended in the direction of the photoelectric transfer section 307, so that the parasitic capacitance can be reduced, electric potential fluctuation by signal charges can be magnified, and the output conversion efficiency can be enhanced.例文帳に追加

このため、Ｐ型ウエル層１０２及びＰ+型半導体領域１０３ａと、第４領域１１８との接合部に形成される空乏層を光電変換部３０７の方向に延ばすことができるため、寄生容量を低減することができ、信号電荷による電位変動を大きくすることができ、出力変換効率を向上させることができる。 - 特許庁

An n-type and a p-type inorganic semiconductor layer having a band structure are used as transportation layers 12 and 14 for transporting the carriers introduced from an n-electrode 11 and a p-electrode 15 into an active layer 13 consisting of quantum dots, and so sufficient carriers can be introduced and consumption power can be reduced.例文帳に追加

ｎ電極１１及びｐ電極１５から注入されたキャリアを量子ドットでなる活性層１３へ輸送する輸送層１２及び１４として、バンド構造を有するｎ型及びｐ型の無機半導体層が用いられているので、十分にキャリアを注入することができ、低消費電力化を図ることができる。 - 特許庁

This nitride-based semiconductor light emitting element is provided with an MQW light emitting layer 8, a p-type second clad layer 10 that is formed on the MQW light emitting layer 8 and is made of p-type AlGaN and constitutes a current passage, and a current block layer 14 that is formed as cover the sides of the current passage and is made of Si doped GaInN.例文帳に追加

この窒化物系半導体発光素子は、ＭＱＷ発光層８と、ＭＱＷ発光層８上に形成され、ｐ型ＡｌＧａＮからなるとともに、電流通路部を構成するｐ型第２クラッド層１０と、電流通路部の側面を覆うように形成され、ＳｉドープＧａＩｎＮからなる電流ブロック層１４とを備えている。 - 特許庁

On the substrate of a semiconductor on insulator having a dielectric layer 2 formed on a support substrate 1 and an active layer 3 formed on the dielectric layer 2, a P-type well region 4 is formed by the implantation of impurity ions, and at least one NMOS transistor 20 is formed in the P-type well region 4.例文帳に追加

本発明は、支持基板１上に形成される誘電体層２と、誘電体層２上に形成される活性層３とを有するＳＯＩ基板上に、不純物イオンの注入によりｐ型ウェル領域４を形成したものであり、ｐ型ウェル領域４には、少なくとも一つのNMOSトランジスタ２０が形成される。 - 特許庁

To provide a method of manufacturing a power semiconductor device that makes an impurity concentration of an n-type buffer layer low to prevent a resistivity profile of an epitaxial layer from deteriorating, and enables minority carriers supplied from an p-type semiconductor substrate to an n^--type drift layer to be controlled.例文帳に追加

ｎ型バッファ層の不純物濃度の低濃度化を可能にしてエピタキシャル層の抵抗率プロファイルの劣化を防止し、かつｐ型半導体基板からｎ^−型ドリフト層に供給される少数キャリアの制御をも可能にした電力用半導体装置の製造方法を提供することを主目的とする。 - 特許庁