「P type semiconductor」に関連した英語例文の一覧と使い方(74ページ目) - Weblio英語例文検索

The method of manufacturing the semiconductor storage device includes steps of: forming a silicon diode by sequentially depositing p-type silicon and n-type silicon in order; forming pillars by selectively removing the silicon diode; arranging a solution including perhydrosilazane polymer at peripheries of the pillars; and forming a silicon oxide film by heating the solution.例文帳に追加

半導体記憶装置の製造方法において、ｐ形シリコン及びｎ形シリコンを順次堆積させることにより、シリコンダイオードを形成する工程と、前記シリコンダイオードを選択的に除去してピラーを形成する工程と、前記ピラーの周囲に過水素化シラザン重合体を含む溶液を配置する工程と、前記溶液を加熱することにより、シリコン酸化膜を形成する工程と、を実施する。 - 特許庁

The semiconductor device 1 has, on an N^--type silicon substrate 2 (the drain region), a field clamp diode structure formed by forming an active region 4 as a functional element formation region provided in an inner region and a P^+-type low-resistance region 5 formed at the outermost peripheral portion of the active region 4 that continuously surrounds the active region 4.例文帳に追加

この半導体装置１は、Ｎ^-型のシリコン基板２（ドレイン領域）の上に、内方の領域に設けられた機能素子形成領域であるアクティブ領域４と、アクティブ領域４の最外周部に、アクティブ領域４を取り囲むように連続して形成されたＰ^+型の低抵抗領域５とが形成されてなるフィールドクランプダイオード構造を有している。 - 特許庁

Then, electrodes 8a, 8b are formed so as to get on the semi-buried insulation film 5 and the STI7, respectively, and the impurity is implanted to the imaging region A by using the electrode 8a and the semi-buried insulation film 5 as a mask, thus forming an n-type region 3 constituting a photodiode in a region in contact with the p-type region 4 in the semiconductor substrate 2.例文帳に追加

次に、半埋込絶縁膜５及びＳＴＩ７にそれぞれ乗り上げるように電極８ａ及び８ｂを形成し、電極８ａ及び半埋込絶縁膜５をマスクとして撮像領域Ａに不純物を注入することにより、半導体基板２におけるｐ型領域４に接する領域に、フォトダイオードを構成するｎ型領域３を形成する。 - 特許庁

A CMOS semiconductor apparatus is provided with an n-type transistor having a gate insulation film 104A consisting of an HfSiON and a gate electrode 106B wholly consisting of a nickel silicide, and a p-type transistor having a gate insulation film 104A consisting of an HfSiON and a gate electrode 106D wholly consisting of a nickel silicide, both electrodes being successively formed on a substrate 101 made of Si.例文帳に追加

ＣＭＯＳ型の半導体装置は、Ｓｉからなる基板１０１の上に順次形成され、ＨｆＳｉＯＮからなるゲート絶縁膜１０４Ａ及び全体がニッケルシリサイドからなるゲート電極１０６Ｂを有するｎ型トランジスタと、ＨｆＳｉＯＮからなるゲート絶縁膜１０４Ａ及び全体がニッケルシリサイドからなるゲート電極１０６Ｄを有するｐ型トランジスタとを備えている。 - 特許庁

Further, even when introduction conditions of the n type or p type impurities and heating conditions of a semiconductor substrate 1 in well formation are predetermined, the reverse withstand voltage of the diode can optionally be set by adjusting the interval of the border area Ad, so the diode can be formed by using the well forming stage in an ordinary CMOS process.例文帳に追加

またｎ型およびｐ型の不純物の導入条件や、ウェル形成時における半導体基板１の加熱条件が予め決まっている場合でも、境界領域Ａｄの間隔を調節することでダイオードの逆方向耐電圧を任意に設定できるので、通常のＣＭＯＳプロセスでのウェル形成工程を用いてダイオードを形成できる。 - 特許庁

The semiconductor light emitting element 10 has the columnar crystal structure 13 having an n-type layer 13a, a light emitting layer 13b, and a p-type layer 13c laminated in order on a substrate 11, and the columnar crystal structure 13 is smaller in diameter atop than nearby the substrate 11, and has an insulating film 14 covering a surface of the columnar crystal structure 13.例文帳に追加

半導体発光素子１０は、基板１１上にｎ型層１３ａ、発光層１３ｂ、ｐ型層１３ｃの順番で積層された柱状結晶構造体１３を有し、柱状結晶構造体１３は、基板１１近傍より先端の径が細く、かつ柱状結晶構造体１３の表面を覆う絶縁膜１４を有してなる。 - 特許庁

Then, electrodes 8a and 8b are formed to run on the half-embedded insulation films 5 and the STIs 7, respectively, and an n-type region 3 constituting a photodiode is formed in a region contacting the p-type region 4 in the semiconductor substrate 2 by injecting impurities into the image pickup region A by using the electrode 8a and the half-embedded insulation film 5 as a mask.例文帳に追加

次に、半埋込絶縁膜５及びＳＴＩ７にそれぞれ乗り上げるように電極８ａ及び８ｂを形成し、電極８ａ及び半埋込絶縁膜５をマスクとして撮像領域Ａに不純物を注入することにより、半導体基板２におけるｐ型領域４に接する領域に、フォトダイオードを構成するｎ型領域３を形成する。 - 特許庁

In n-type embedded well DNW of a semiconductor substrate 1S in a formation region of a flash memory, p-type wells HPW1-HPW3 are provided while separated from one another, and further a capacitor C, a data writing/erasing capacitor CWE and a data reading-out MIS-FETQR are arranged in the wells HPW1-HPW3, respectively.例文帳に追加

フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の容量部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。 - 特許庁

The first semiconductor chip includes an active pixel sensor, a digital input/output section, and a plurality of control circuits, where all transistors of the active pixel sensor are n-type or p-type transistors, and at least one of the control circuits is operated under control of a timing signal externally inputted into the digital input/output section.例文帳に追加

前記第１半導体チップは、アクティブピクセルセンサ、デジタル入力/出力部、および複数の制御回路を含み、前記アクティブピクセルセンサのトランジスタは全てｎ型またはｐ型トランジスタであり、前記制御回路の少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。 - 特許庁

A deep ultraviolet light-emitting element structure of a group III nitride semiconductor comprises: an AlGaN/GaN short-period superlattice layer composed of AlGaN barrier layers and GaN well layers; and an n-type AlGaN layer and a p-type AlGaN layer that are disposed so as to vertically sandwich the AlGaN/GaN short-period superlattice layer.例文帳に追加

上記課題を解決するために、本発明のIII族窒化物半導体の深紫外発光素子構造は、ＡｌＧａＮ障壁層とＧａＮ井戸層とからなるＡｌＧａＮ／ＧａＮ短周期超格子層と、上記ＡｌＧａＮ／ＧａＮ短周期超格子層を上下に挟むように配置されるｎ型ＡｌＧａＮ層およびｐ型ＡｌＧａＮ層とを備えることを特徴とする。 - 特許庁

The method for manufacturing the optical semiconductor integrated circuit device comprises the steps of forming a p^+-type exudated region of an emitter region in a vertical pnp transistor 21 by exudating an impurity from an emitter retrieving electrode 41, and forming an n^+-type diffused region 39 of a base leading region by ion implanting.例文帳に追加

本発明における光半導体集積回路装置の製造方法では、縦型ＰＮＰトランジスタ２１において、エミッタ領域であるＰ＋型の浸み出し領域はエミッタ取り出し電極４１からの不純物の浸み出しにより形成し、ベース導出領域であるＮ＋の拡散領域３９はイオン注入により形成する。 - 特許庁

A semiconductor device manufacturing method includes a step of irradiating a proton several times from either one of main surfaces of a p-type wafer 15 while changing acceleration energy, forming proton injection regions 24 with different depths so as to be linked from the one main surface to the other main surface, and then forming an n-type isolation layer 25 by donating the proton injection regions 24 via heat treatment.例文帳に追加

ｐ型ウエハ１５のいずれか一方の主面からプロトンを複数回、加速エネルギーを変えて照射し、深さの異なるプロトン注入領域２４を、前記一方の主面から他方の主面にかけて繋がるように形成し、その後、熱処理によりドナー化することによりｎ型分離層２５を形成する工程を有する半導体装置の製造方法とする。 - 特許庁

An n-type GaAs light absorbing layer 1 where an opening 2 is provided at the center of a waveguide, is inserted between a p-type DBR layer 17 and a spacer 16 of the surface light-emitting semiconductor laser, as a light receiving part, and a PD electrode 23 for taking out electrons generated in the light absorbing layer 1 is formed on the light absorbing layer 1.例文帳に追加

面発光型半導体レーザのｐ型ＤＢＲ層１７とスペーサ層１６との間に、導波路中心に開口部２が設けられたｎ型ＧａＡｓ光吸収層１を受光部として挿入し、この光吸収層１内に発生した電子を取り出すためのＰＤ電極２３を光吸収層１の上に形成する。 - 特許庁

The semiconductor element comprises a p type ZnO single crystal layer 107, a first metal layer 108a contacted with the layer 107 and containing at least one type selected from the group consisting of Ni, Rh, Pt, Pd and their alloys, and a second metal layer 108b formed on the layer 108a and containing a metal different from that of the layer 108a or their alloys.例文帳に追加

ｐ型ＺｎＯ系単結晶層１０７と、それに接触し、Ｎｉ、Ｒｈ、Ｐｔ、Ｐｄおよびこれらの合金の群から選択された少なくとも１種を含む第１金属層１０８ａと、その上に形成され、第１金属層１０８ａとは異なる金属、又はそれらの合金を含む第２金属層１０８ｂとを含む。 - 特許庁

The gate insulation film 13 is formed on the channel region 12 of a first conductivity (P type or N type) semiconductor layer 11; and a gate electrode 14 including a multilayer of a metallic member, a tantalum nitride layer 141, a tantalum layer 142 of body-centered cubic lattice phase, and a tantalum nitride layer 143 is provided on the gate insulation film 13.例文帳に追加

第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材、窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含むゲート電極１４が構成されている。 - 特許庁

In this manufacturing method for obtaining the semiconductor device, a low-resistance region in an N-type polycrystalline silicon resistor is formed simultaneously by a process for forming the source and drain of an NMOS transistor, and the low-resistance region in the P-type polycrystalline silicon resistor is formed simultaneously by a process for forming the source and drain of a PMOS transistor region.例文帳に追加

これを得る製造方法においては、ＮＭＯＳトランジスタのソース、ドレインを形成する工程で同時にＮ型多結晶シリコン抵抗体内の低抵抗領域を形成し、また、ＰＭＯＳトランジスタ領域のソース、ドレインを形成する工程で同時にＰ型多結晶シリコン抵抗体内の低抵抗領域を形成するようにした。 - 特許庁

In a method of manufacturing a semiconductor device, when forming source and drain regions of a MOS transistor having LDD structure, after forming a gate electrode 103 on a p-type silicon substrate 101 via a gate insulation film 102, ion injection is performed with the gate electrode 103 and the like being an ion injection mask, and an n-type low concentration impurity region 106 is formed by thermal treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

Further, the semiconductor integrated circuit shown in Fig. has logic gates (G1, G2) using transistors such that either of a p-type MOS transistor and an n-type transistor has high threshold characteristics, so the transistor having the high threshold characteristics is selectively inserted into a signal path of either of signals (rising and falling) of two phases propagated in the circuit.例文帳に追加

また、図１に示す半導体集積回路は、ｐ型ＭＯＳトランジスタまたはｎ型トランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（Ｇ１，Ｇ２）を有するため、回路を伝播する２相の信号（立ち上がりおよび立ち下り）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入することが可能になる。 - 特許庁

Semiconductor layers of n-type layer and p-type layer are stacked so as to form a light-emitting layer forming section and electrically insulated to form a plurality of light-emitting units 10, the light-emitting units 10 are connected in series and/or parallel by wiring, and a pair of electrode pads 17a, 17b are formed on both ends thereof.例文帳に追加

ｎ形層およびｐ形層の半導体層が発光層形成部を形成するように積層され、電気的に分離して複数個の発光部ユニット１０が形成されると共に、その複数個の発光部ユニット１０が配線により直列および／または並列に接続されてその両端部に一対の電極パッド１７ａ、１７ｂが形成されている。 - 特許庁

The vertical IGBT 10 includes a p-type collector region 21 provided on a rear layer part of a semiconductor substrate 20 and electrically connected with a collector electrode, an n-type emitter region 26 provided on a front layer part of the substrate 20 and electrically connected with an emitter electrode, and an insulative insulation wall 36 provided around an element part.例文帳に追加

縦型ＩＧＢＴ１０は、半導体基板２０の裏層部に設けられているとともにコレクタ電極に電気的に接続されているｐ型のコレクタ領域２１と、半導体基板２０の表層部に設けられているとともにエミッタ電極に電気的に接続されているｎ型のエミッタ領域２６と、素子部の周縁に設けられている絶縁体の絶縁壁３６を備えている。 - 特許庁

Also, by forming a low resistance layer on a layer having a different N concentration composed of the same metal, the resistance of the n-type gate electrode and the p-type gate electrode is decreased while controlling a work function of them, and the CMOS field effect semiconductor device of further high performance is provided.例文帳に追加

また、そのように同一のメタルで構成されたＮ濃度の異なる層上に低抵抗層を形成することにより、ｎ型ゲート電極とｐ型ゲート電極の仕事関数を制御しつつそれらの低抵抗化を図ることが可能になり、より高性能のＣＭＯＳ電界効果半導体装置が実現可能になる。 - 特許庁

Using a photoresist film 3e, which is a mask for etching/ removing a gate insulating film 7a in a formation region of a relatively thin gate insulating film, an impurity for adjusting the threshold voltage of an n- channel type field effect transistor and p-channel type field effect transistor having a relatively thin gate insulating film, is introduced in batch in a semiconductor substrate 1 exposed there.例文帳に追加

相対的に薄いゲート絶縁膜の形成領域におけるゲート絶縁膜７ａをエッチング除去するためのマスクであるフォトレジスト膜３ｅを用いて、そこから露出する半導体基板１に相対的に薄いゲート絶縁膜を持つｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのしきい値電圧調整用の不純物を一括して導入する。 - 特許庁

The nitride-contained semiconductor device is electrically connected to a source electrode 4, and a p-type gallium nitride (GaN) layer 3 extended projecting to a drain electrode 5 more than a gate electrode 6 is formed on a non-doped or n-type aluminum gallium (AlGaN) layer 2 as a barrier layer.例文帳に追加

本発明の実施の一形態に係る窒化物含有半導体装置は、ソース電極４に電気的に接続され、ゲート電極６よりもドレイン電極５側に突出して延在するｐ型窒化ガリウム（ＧａＮ）層３が、バリア層としてのノンドープ又はｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）層２上に形成されているものである。 - 特許庁

On a p type silicon substrate 111 of a semiconductor device 100, a charge holding region 112 composed of fine particle dispersion regions 112a and 112b, an SiO_2 film 115 which functions as an insulating film, an n type polycrystal silicon electrode 116 which functions as an upper electrode are provided from bottom up.例文帳に追加

半導体装置１００において、ｐ型シリコン基板１１１上には、微粒子分散領域１１２ａおよび微粒子分散領域１１２ｂからなる電荷保持領域１１２、絶縁膜として機能するＳｉＯ_2膜１１５、および上部電極として機能するｎ型多結晶シリコン電極１１６が下から順に設けられている。 - 特許庁

The surface-emission semiconductor laser device 10 comprises a laser element 34 including an n-type multilayer film reflector 24, an active layer 26 and a p-type multilayer film reflector 28 formed on a substrate 20, and a light absorption-thermal conversion region 50 for generating heat by absorbing light located contiguously to the laser element 34.例文帳に追加

面発光型半導体レーザ装置１０は、基板２０上に、ｎ型の多層膜反射鏡２４、活性層２６、およびｐ型の多層膜反射鏡２８とを含むレーザ素子部３４が形成され、さらに、レーザ素子部３４と隣接する位置に、光を吸収し発熱する光吸収熱変換領域５０を有する。 - 特許庁

A semiconductor device comprises a first wire formed on a semiconductor substrate by laminating a P-type polysilicon film 124 and a first silicide film 125, a second wire formed on the semiconductor substrate connected to the first wire by laminating a N-type polysilicon film 104 and a second silicide film 105, and a connecting wire 112 formed in the boundary area of the first and second wires and electrically connecting the two wires.例文帳に追加

半導体基板上に形成され、Ｐ型ポリシリコン膜１２４と第１のシリサイド膜１２５とが積層された第１の配線と、前記半導体基板上に第１の配線に接続して形成され、Ｎ型ポリシリコン膜１０４と第２のシリサイド膜１０５とが積層された第２の配線と、第１の配線と第２の配線との境界領域に形成され、二つの配線を電気的に接続する接続配線１１２とを具備してなる。 - 特許庁

The semiconductor storage device comprises a silicon substrate 109 containing a p-type impurity in a first concentration, an epitaxial layer 108 formed on the substrate 109 and containing a p-type impurity in a second concentration lower than the first concentration, a storage area 191 provided on the layer 108, and a logic circuit region 192 provided at a different position from the area 191 on the layer 108.例文帳に追加

半導体記憶装置は、ｐ型の不純物を第１の濃度で含むシリコン基板１０９と、シリコン基板１０９に形成され、第１の濃度よりも低い第２の濃度でｐ型の不純物を含み、有するエピタキシャル層１０８と、エピタキシャル層１０８の上に設けられた記憶領域１９１と、エピタキシャル層１０８の上で記憶領域１９１と異なる位置に設けられた論理回路領域１９２とを備える。 - 特許庁

In the method for preparing a transistor having a semiconductor containing source and drain regions and a channel formation regions, a gate insulated film in contact with the semiconductor, and a gate electrode in contact with the gate insulated film; the source and drain regions are formed by adding N or P type impurities in the semiconductor and then radiating an Nd: YAG laser beam onto the semiconductor having the impurities added therein.例文帳に追加

ソース領域、ドレイン領域及びチャネル形成領域を含む半導体、該半導体に接したゲート絶縁膜並びに該ゲート絶縁膜に接したゲート電極を有するトランジスタの作製方法において、前記ソース領域及び前記ドレイン領域は、半導体にＮ型もしくはＰ型の不純物を添加した後、前記不純物が添加された半導体にＮｄ：ＹＡＧレーザー光を照射して形成されることを特徴とするトランジスタの作製方法。 - 特許庁

On a semiconductor substrate including N-type drift layer 11, IGBT regions 1 acting as an IGBT element and diode regions 2 acting as a diode element are alternatingly and repeatedly laid out, and P-type Schottky contacts 24 drawing out holes from the N-type drift layer 11 are provided in the surface part of the N-type drift layer 11 located on the most IGBT region 1 side among the diode region 2.例文帳に追加

Ｎ−型ドリフト層１１を含む半導体基板にＩＧＢＴ素子として動作するＩＧＢＴ領域１とダイオード素子として動作するダイオード領域２とが交互に繰り返しレイアウトされており、ダイオード領域２のうちもっともＩＧＢＴ領域１側であって、Ｎ−型ドリフト層１１の表層部に、Ｎ−型ドリフト層１１からホールを引き抜くＰ型のショットキーコンタクト領域２４を設ける。 - 特許庁

A vertical MOSFET suppresses a parasitic bipolar transistor performance to improve the avalanche resistance by forming n-type regions 8 having an impurity concentration lower than an n-type substrate 1 or a p-type region 9 about the central part of a unit arrangement region having the apexes of FET cells 10 and diode cells 11 arranged on the surface of the n-type semiconductor substrate 1 with equal intervals.例文帳に追加

本発明の縦型ＭＯＳＦＥＴは、Ｎ型半導体基板１の表面上に等間隔に配置されたＦＥＴセル１０及びダイオードセル１１を頂点とした単位配置領域の中央部分を中心として、Ｎ型基板１よりも不純物濃度の低いＮ型領域８を形成するか、もしくはＰ型領域９を形成することにより、寄生バイポーラトランジスタ動作を抑制してアバランシェ耐量を向上する。 - 特許庁

The photoelectric conversion device (photoelectric conversion element 100) includes a photoelectric conversion layer 3 including an n-type semiconductor and a p-type semiconductor, and the photoelectric conversion layer 3 forms an optical electric field within the layer and includes an electric field formation region 4 including a part smaller than the wavelength of incident light, thus improving photoelectric conversion characteristics in the photoelectric conversion layer 3.例文帳に追加

本発明は、光電変換デバイス（光電変換素子１００）又は太陽電池等に関し、ｎ型半導体及びｐ型半導体を含む光電変換層３を備えるようにすると共に、この光電変換層３が、層内に光電場を形成すると共に入射光の波長よりも小さい部分を含む電場形成領域４を有するようにし、光電変換層３における光電変換特定の改善を図るようにしたことに特徴がある。 - 特許庁

The optical guide G has a semiconductor lower guide layer 11 having an undoped first lower portion 11a adjoining the central area and an n-type doped second lower portion 11b adjoining the lower coating layer 1, and an upper semiconductor guide layer 12 having an undoped first upper portion 12a adjoining the central area and a p-type doped second upper portion 12b adjoining the upper coating layer 2.例文帳に追加

光学ガイドＧはさらに、中央領域に隣接するドープされていない第１の下方部分１１ａと、下方被覆層に隣接するｎ型のドープされた第２の下方部分１１ｂとを有する半導体下方ガイド層１１と、中央領域に隣接するドープされていない第１の上方部分１２ａと、上方被覆層に隣接するｐ型のドープされた第２の上方部分１２ｂとを有する半導体上方ガイド層１２とを有する。 - 特許庁

A solar cell manufacturing method includes the steps of coating a front surface of a semiconductor substrate with a dispersing agent containing either a p-type dopant or an n-type dopant, performing heat treatment on the dispersing agent to solidify the dispersing agent, partially removing and patterning the solidified dispersing agent, and dispersing the dopant from the patterned dispersing agent to form a dispersion layer on the front surface of the semiconductor substrate.例文帳に追加

半導体基板の表面上にｐ型ドーパントまたはｎ型ドーパントのいずれか一方を含む拡散剤を塗布する工程と、拡散剤を熱処理することによって固化させる工程と、固化した拡散剤の一部を除去して拡散剤をパターンニングする工程と、パターンニングされた拡散剤からドーパントを拡散させることにより半導体基板の表面に拡散層を形成する工程と、を含む、太陽電池の製造方法である。 - 特許庁

The semiconductor device having a capacitor comprises a storage node 4 and a cell plate 6 disposed oppositely while sandwiching a capacitor dielectric layer 5 wherein at least any one of the storage node 4 and the cell plate 6 are formed to have a mixed crystal layer of SiGe containing p-type impurities.例文帳に追加

本発明のキャパシタを有する半導体装置は、キャパシタ誘電体層５を挟んで互いに対向するストレージノード４およびセルプレート６を有し、そのストレージノード４およびセルプレート６の少なくともいずれかは、ｐ型不純物を含むＳｉＧｅの混晶層を有するように形成されている。 - 特許庁

In a process S104, photoluminescence of a substrate product prepared by growing a quantum well structure and p- and n-type gallium nitride semiconductor layers for the light-emitting layer at at least one or two or more selected tilt angle is measured while applying a bias to the substrate product to obtain bias dependence of the photoluminescence.例文帳に追加

工程Ｓ１０４では、選択された一又は複数の傾斜角で発光層のための量子井戸構造並びにｐ型及びｎ型窒化ガリウム系半導体層を成長して形成された基板生産物のフォトルミネッセンスの測定を基板生産物にバイアスを印加しながら行って、基板生産物のフォトルミネッセンスのバイアス依存性を得る。 - 特許庁

The method of manufacturing the GaN-based LED element includes: a step of forming a first metal film containing a specified metal on a portion of an upper surface of the TCO film; and the step of partially increasing the resistance between the p-type contact layer and the TCO film in the region below the first metal film by thermally processing a semiconductor wafer.例文帳に追加

特定の金属を含有する第１金属膜をＴＣＯ膜の上面の一部に形成する工程と、半導体ウェハを熱処理することによって、ｐ型コンタクト層とＴＣＯ膜との間の抵抗を前記第１金属膜の下方の領域において部分的に増加させる工程と、を含むＧａＮ系ＬＥＤ素子の製造方法が提供される。 - 特許庁

The p-type compound semiconductor layer which is fine and has high crystallinity is easily manufactured by reducing the nanoink laminate film formed by laminating: a film formed of nanoink comprising a nanoink precursor, a resin, and a liquid organic compound with C3-C18; and a film formed of nanoink comprising a hydroxide of Cu or Zn and a liquid organic compound.例文帳に追加

ナノインク前駆体と樹脂とＣ３〜Ｃ１８の液体状有機化合物とからなるナノインクにより製膜される膜と、Ｃｕ又はＺｎの水酸化物と液体状有機化合物からなるナノインクにより製膜される膜との積層により製膜されるナノインク積層膜の還元により、緻密であって、結晶性の高いｐ型化合物半導体層が容易に製造される。 - 特許庁

The first light-emitting layer includes a first barrier layer, a first well layer provided between the n-type semiconductor layer and the first barrier layer, a first n-side intermediate layer provided between the first well layer and the first barrier layer, and a first p-side intermediate layer provided between the first n-side intermediate layer and the first barrier layer.例文帳に追加

第１発光層は、第１障壁層と、ｎ形半導体層と第１障壁層との間に設けられた第１井戸層と、第１井戸層と第１障壁層との間に設けられた第１ｎ側中間層と、第１ｎ側中間層と第１障壁層との間に設けられた第１ｐ側中間層と、を含む。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of suppressing the number of increasing manufacturing processes and manufacturing cost, and capable of reducing the power consumption of the device and enhancing an yield of the device even if an SiGe epitaxial growth film is formed in a source-drain region of a P-type FET.例文帳に追加

本発明は、たとえＰ型ＦＥＴのソース・ドレイン領域にＳｉＧｅエピ成長膜を形成したとしても、製造工程の増加の抑制および製造コストの増加の抑制を図ることができ、デバイスの低消費電力化およびデバイスの歩留り向上を図ることができる、半導体装置の製造方法を提供する。 - 特許庁

A p-type doped silicon wafer 50 is employed as a semiconductor substrate, an aqueous solution 20 of potassium hydroxide is employed as an etching liquid and etching is performed by conditioning the concentration of KOH in the aqueous solution 20 of potassium hydroxide in the range of 40-50 wt% and the liquid temperature at 110°C or above.例文帳に追加

半導体基板としてｐ型にドープされたシリコンウェハ５０を用い、エッチング液として水酸化カリウム水溶液２０を用い、水酸化カリウム水溶液２０のＫＯＨ濃度を４０重量％以上５０重量％以下の範囲とし、液温度を１１０℃以上にて調整することにより、エッチング処理を行う。 - 特許庁

After a first-conductivity impurity is injected into the whole surface of a first-conductivity semiconductor substrate 201, a first-conductivity diffusing layer 200 and second-conductivity wells 202 and 203 higher in concentration that the substrate 201 are formed in a desired area by selectively injecting n-type dopants, such as the P, As, etc., into the area.例文帳に追加

第１導電型の半導体基板２０１全面に半導体基板と同一導電型の不純物を注入した後、所望領域に、選択的に、Ｐ、Ａｓ等のＮ型ド−パンを注入し、熱拡散により半導体基板２０１より高濃度の第１導電型拡散層２００と第２導電型ｗｅｌｌ２０２，２０３を形成する。 - 特許庁

The influence of external charge 15 is eliminated by forming a trench 3 in an n-type semiconductor substrate 100, filling inside of this trench 3 with an insulating film 4, forming a recess 5 with a groove deeper than a p well region 6 in this insulating film 4, and forming this field plate electrode 13 in this recess 5.例文帳に追加

ｎ半導体基板１００にトレンチ３を形成し、このトレンチ３内を絶縁膜４で充填し、この絶縁膜４にｐウェル領域６より溝が深い凹部５を形成し、フィールドプレート電極１３をこの凹部５内に形成することで、外部電荷１５の影響を排除し、占有面積の小さく、安定な高い耐圧を確保できる耐圧構造を有する半導体装置とすることができる。 - 特許庁

In addition to p-type impurity regions 34b and 34c functioning as a channel forming region 34a and a source region or a drain region, a semiconductor layer 34 has an impurity region 34d where boron is added below the channel forming region 34a, i.e., in the vicinity of the surface of the channel forming region 34a on the side touching the insulating layer 32.例文帳に追加

また、半導体層３４は、チャネル形成領域３４ａとソース領域又はドレイン領域として機能するｐ型を示す不純物領域３４ｂ、３４ｃとに加えて、チャネル形成領域３４ａの下方、ここではチャネル形成領域３４ａの絶縁層３２と接する側の表面付近にボロンが添加された不純物領域３４ｄを有している。 - 特許庁

The laminated optoelectric converter includes a laminate of a plurality of silicon-based optoelectric conversion layers having a pin structure wherein at least a pair of adjoining optoelectric conversion layers sandwiches an intermediate layer composed of silicon nitride, the pair of optoelectric conversion layers is interconnected electrically, and a p-type silicon based semiconductor layer which is a part of the optoelectric conversion layer and is in contact with the intermediate layer contains nitrogen atoms.例文帳に追加

本発明の積層型光電変換装置は、ｐｉｎ構造を有する複数のシリコン系光電変換層を重ねて備え、隣接する少なくとも一対の前記光電変換層は、窒化シリコンからなる中間層を挟持し、前記一対の前記光電変換層は、互いに電気的に接続されており、前記光電変換層の一部であり前記中間層と接するｐ型シリコン系半導体層は窒素原子を含有する。 - 特許庁

Since there is provided an Mg-doped GaN layer 140 at the interface portion between a p-type GaN layer 104B adjacent to an InGaN layer 104A that is a light emitting layer and the InGaN layer 104A as suppression of the piezoelectric field of a GaN-based semiconductor layer, the piezoelectric field causing the inclination of a band is eliminated to improve an optical response speed.例文帳に追加

ＧａＮ系半導体層のピエゾ電界を抑えるものとして、発光層であるＩｎＧａＮ層１０４Ａに隣接するｐ型ＧａＮ層１０４Ｂの、ＩｎＧａＮ層１０４Ａとの界面部分にＭｇドープのＧａＮ層１４０を設けたので、バンドの傾斜をもたらすピエゾ電界が打ち消されて光応答速度を向上させることができる。 - 特許庁