「P type semiconductor」に関連した英語例文の一覧と使い方(72ページ目) - Weblio英語例文検索

The solid p-type semiconductor layer 26 is made with a solution in which the ratio of the concentration of the ionic liquid as an additive to the concentration of the Cu compound is equal to or higher than 0.6% and equal to or lower than 12.5% to contain the Cu compound and the ionic liquid.例文帳に追加

この固体ｐ型半導体層２６は、Ｃｕ化合物の濃度に対する添加剤としてのイオン性液体の濃度の割合を０．６％以上１２．５％以下とした溶液を用いＣｕ化合物及びイオン性液体を含んで作製されている。 - 特許庁

The p-type MIS transistor includes a second gate insulating film 13b and a second gate electrode 14b which are sequentially formed on a second active region 10b in the semiconductor substrate 10, and a second side wall 16b formed on the side surface of the second gate electrode 14b.例文帳に追加

ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。 - 特許庁

The method for designing the semiconductor circuit device sets the distance SP04 from a central line 121 of an n-type region 106 for contact in an n-well 112 to an n-well end 101' in a cell comprising the n-well 112 and a p-well 113 to the ditance without the transistor coming under the influence of a resist.例文帳に追加

Ｎウェル１１２およびＰウェル１１３を備えたセルにおいて、Ｎウェル１１２内のコンタクト用Ｎ型領域１０６の中心線１２１からＮウェル端１０１’までの距離ＳＰ０４をトランジスタがレジストからの影響を受けないだけの距離に設定する。 - 特許庁

Since the relation 0.75×D≤C≤D holds, where C is the hole density of the p-type clad layer 7 and D is activation rate of the holes and further a relations 1.5×1017 cm-3≤C≤9.5×1017 cm-3 is valid, the semiconductor LD1 shows a high optical output.例文帳に追加

このｐ型クラッド層７の正孔濃度Ｃと正孔の活性化率Ｄとの間に０．７５×Ｄ≦Ｃ≦Ｄの関係があり、且つ、１．５×１０^17ｃｍ^-3≦Ｃ≦９．５×１０^17ｃｍ^-3の関係があるため、半導体ＬＤ１は高い光出力を示す。 - 特許庁

To provide a technique for discriminating combinations of electrodes having improved electron and hole injection efficiencies in an organic semiconductor of an organic TET, achieve two kinds of FETs, i.e., n- and p-type FETs, and to provide a complementary MOS (CMOS).例文帳に追加

有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、ｎ型チャネルＦＥＴとｐ型チャネルＦＥＴの２種類のＦＥＴを実現し、さらに、相補型ＭＯＳ（ＣＭＯＳ）トランジスタを提供する。 - 特許庁

Two parallel trenches TR are formed between adjacent element forming regions AR1 in a p-type semiconductor layer 103 including a plurality of arranged element forming regions AR1, and a recess 120 formed between two trenches TR is cut at dicing.例文帳に追加

配列された複数の素子形成領域ＡＲ１を含むｐ型半導体層１０３における隣り合う素子形成領域ＡＲ１間に平行な２つの溝ＴＲを形成し、個片化時には２つの溝ＴＲの間に形成された凸部１２０を切断する。 - 特許庁

The semiconductor device has a gate electrode 105 formed above an N-well 101 via an insulating film 103 and has a counter impurity layer 108 formed by introducing a p-type impurity into the surface region of the n-well 101 which is present under the gate electrode 105.例文帳に追加

半導体装置は、Ｎウェル１０１上に絶縁膜１０３を介して形成されたゲート電極１０５と、ゲート電極１０５の下のＮウェル１０１の表面領域にＰ型不純物を導入することによって形成したカウンター不純物層１０８とを備えている。 - 特許庁

The hydrogen purifying apparatus is formed by using alumina particles (or silica particles) as a porous material to form the porous membrane 5 containing a semiconductor having p-type conductivity and to have a structure in which a raw material gas part 4 is separated from a purified gaseous hydrogen part 6 with the porous membrane 5.例文帳に追加

多孔質材料としてアルミナ粒子（またはシリカ粒子）を用い、ｐ型導電性を持つ半導体を含む多孔質膜５を作製し、原料ガス部４と精製水素ガス部６を多孔質膜５で隔離した構造の水素精製装置を構成する。 - 特許庁

To provide a silicon carbide sintered compact capable of using suitably for a p-type semiconductor because of a small content of an impurity element and small content of an element like nitrogen not the impurity element, silicon carbide powder suitable for manufacturing therefore and a method of manufacturing the silicon carbide powder.例文帳に追加

不純物元素の含有量が少なくかつ不純物元素でない窒素等の元素の含有量も少なく、ｐ型半導体等として好適に使用可能な炭化ケイ素焼結体、その製造に好適な炭化ケイ素粉末及びその製造方法の提供。 - 特許庁

A second p-type drift layer 64 is formed, that is diffused into an epitaxial semiconductor layer 51 deeper than a first drift layer 65, is extended from the lower portion of the first drift layer 65 to that of the gate electrode 54, and forms a pn junction with the body layer 63 at the lower portion of the gate electrode 54.例文帳に追加

第１のドリフト層６５より深くエピタキシャル半導体層５１の中に拡散され、第１のドリフト層６５の下方からゲート電極５４の下方へ延びて、このゲート電極５４の下方でボディ層６３とＰＮ接合を形成するＰ型の第２のドリフト層６４が形成されている。 - 特許庁

The solar cell is provided with a translucent substrate 1, a transparent conductive film 7, a light absorbing layer 3, a buffer layer 4 and another transparent conductive film 5 while a p-type semiconductor or a translucent metallic thin film is interposed between the transparent conductive film 7 and the light absorbing layer 3.例文帳に追加

透光性基板１、透明導電膜７、光吸収層３、バッファ層４および透明導電膜５を有し、透明導電膜７と光吸収層３との間に、ｐ型半導体、または、透光性の金属薄膜を中間層４として介在させる。 - 特許庁

The filter is manufactured, such that a high-purity ZnO target is epitaxially grown on a sapphire substrate, using the sputtering method to obtain a high-resistance ZnO film, which is further grown by doping As using the ion implantation technique or using a dopant-mixed target to obtain a low-resistance P-type 2-6 group compound semiconductor film.例文帳に追加

高純度ＺｎＯターゲットをスパッタリング法によりサファイア基板上にエピタキシャル成長させ高抵抗のＺｎＯ膜を得、さらにＡｓをイオン注入法でドーピング、または、ドーパントを混ぜたターゲットを用いて成長させる低抵抗のＰ型２−６族化合物半導体膜を得る。 - 特許庁

A plurality of low concentration impurity regions 30 which are formed of impurities of the same conductivity type as a drain region 21 and have impurity concentration lower than the drain region 21 are installed in a P well region 12 formed in a semiconductor substrate 11, so that they are brought into contact with an LDD region 17-2 and the drain region 21.例文帳に追加

半導体基板１１に形成されたＰウェル領域１２に、ドレイン領域２１と同じ導電型の不純物よりなり、ドレイン領域２１よりも不純物濃度が低い低濃度不純物領域３０をドレイン領域２１及びＬＤＤ領域１７−２と接触するように複数設けた。 - 特許庁

A level shifter circuit and semiconductor apparatus inputs an input signal into a source region of N-channel type transistor, and a high-voltage power source is connected to a source area of P-channel transistor and connects a drain area to a drain area of the N-channel transistor.例文帳に追加

入力信号をｎチャネル型トランジスタのソース領域に入力し、ｐチャネル型トランジスタのソース領域に高電圧電源を接続し、ドレイン領域を該ｎチャネル型トランジスタのドレイン領域と接続した。 - 特許庁

In a semiconductor light-emitting device 11, a plurality of openings 43 are formed in a specific light emission take-out region 41 of an insulation layer 35, and a contact electrode 39 is installed at the end of each of the opening 43, thus connecting a p-type contact layer 31 to a positive electrode 37.例文帳に追加

半導体発光素子１１では、絶縁層３５の所定の発光取出し領域４１内に複数の開口４３が形成され、各開口４３の縁部にコンタクト電極３９が設置されることによってｐ型コンタクト層３１と正電極３７とが電気的に接続される。 - 特許庁

The p-type semiconductor device block is constituted by integrally sintering a first electro-thermal material having thermal conductivity κ1 and electric conductivity σ1, with a first additive material having heat conductivity κa and electric conductivity σa satisfying the relation (κa<κ1) and (κa/κ1)<(σa/σ1).例文帳に追加

ｐ型半導体素子ブロックは、熱伝導率κ１、電気伝導率σ１である第１の熱電材料と、熱伝導率κａ及び電気伝導率σａが（κａ＜κ１）、かつ、（κａ／κ１）＜（σａ／σ１）を満たす第１の添加材料とを一体的に焼結してなる。 - 特許庁

A semiconductor laser element 10 is disposed on an SiN film 105, which is formed on a p-type layer 100, via Ti layers 110a and 110b, Au layers 111a and 111b, a heatsink layer 113, and a solder layer 114 (e.g. about 4 μm in thickness).例文帳に追加

半導体レーザ素子１０は、ｐ型層１００上に形成されたＳｉＮ膜１０５との間に、Ｔｉ層１１０ａ、１１０ｂおよびＡｕ層１１１ａ、１１１ｂに加えてヒートシンク層１１３およびはんだ層１１４（例えば、層厚４μｍ程度）を介して載置されている。 - 特許庁

In the vertical organic thin-film transistor 1, active layers 30 and 50 are made of a p-type active organic semiconductor compound having a permittivity of 3.5 or more, and a source electrode 20 is made of a metal having a different work function from a metal for forming a drain electrode 60.例文帳に追加

垂直型有機薄膜トランジスタ１では、活性層３０，５０は、誘電率が３．５以上であるｐ型活性有機半導体化合物からなり、ソース電極２０は、ドレイン電極６０を形成する金属の仕事関数値と異なる仕事関数値を有する金属から形成されることを特徴とする。 - 特許庁

The method of manufacturing the semiconductor optical integrated device 1 forms a shape retaining layer 31 consisting of InP with p-type conductivity on the surface of a contact layer 16 consisting of InGaAs in performing the wet etching for forming an element isolation part 32.例文帳に追加

半導体光集積素子１の製造方法では、素子分離部３２を形成するためのウェットエッチングを行うにあたり、ＩｎＧａＡｓからなるコンタクト層１６の表面に、導電型がｐ型のＩｎＰからなる形状保持層３１を形成している。 - 特許庁

A semiconductor optical amplifier is used which is made of a medium whose refractive index changes with the intensity of input light, and two p-type electrodes 506A and 506B are used to change an injecting current in order to control the state of the medium.例文帳に追加

入力光の光強度に応じて屈折率が変化する媒質から成る構造として半導体光増幅器を用い、媒質の状態を制御するために２つのｐ側電極５０６Ａ，５０６Ｂを用いて注入電流を変化させる。 - 特許庁

To deteriorate an element basic characteristic such as an increase of current density and deterioration of inner quantum efficiency, by diffusing a Zn acceptor from a p-type clad layer to a region near an active layer by thermal history in a wafer process in a semiconductor laser element.例文帳に追加

半導体レーザ素子では、ウエハプロセス工程での熱履歴によってｐ型クラッド層から活性層近傍領域までＺｎアクセプタが拡散することにより、電流密度が増大、内部量子効率が低下する等、素子基本特性が劣化する。 - 特許庁

A P-channel MOSFET 101 and an N-channel MOSFET 102 are formed in N-type semiconductor layers 3 insularly isolated on a SOI(Silicon On Insulator) substrate 200 and a heavily doped impurity diffused region 10 is formed in such a way as to encircle these MOSFETs.例文帳に追加

ＳＯＩ基板２００上の島状に分離されたｎ形半導体層３にｐチャネルＭＯＳＦＥＴ１０１とｎチャネルＭＯＳＦＥＴ１０２が形成され、これらを取り囲むように、高濃度の不純物拡散領域１０を形成する。 - 特許庁

The active layer is sandwiched between the n- and p-type nitride semiconductor layers.例文帳に追加

前記ＩＩＩ 族窒化物基板上に形成される前記窒化物半導体層は、少なくとも活性層、ｎ型窒化物半導体層、ｐ型窒化物半導体層を有し、前記活性層は、前記ｎ型窒化物半導体層及び前記ｐ型窒化物半導体層で挟まれるように積層されている。 - 特許庁

The area of the p+type impurity layer 3 per a unit area of a SiC semiconductor device can enlarge and both of improvement of surge withstand and reduction of resistance value can be achieved, because the resistance value in forward direction can be reduced.例文帳に追加

そして、順方向における抵抗値の低減が図れることで、ＳｉＣ半導体装置の単位面積当りのｐ^+型不純物層３の面積を大きく取ることができ、サージ耐量の向上と順方向における抵抗値の低減の両立を図ることが可能となる。 - 特許庁

Then nanowires 9 of a second array are formed around each nanowire 7 of the first array by covering an insulating material layer 10 around each nanowire 7 of the first array and covering the associating droplets 6 with a p-type semiconductor material layer.例文帳に追加

次いで、第２のアレイのナノワイヤ９が、前記第１のアレイの各ナノワイヤ７の周囲に形成された絶縁材料層１０及び付随するドロップレット６を、ｐ型の半導体材料層で覆うことによって、前記第１のアレイの各ナノワイヤ７の周囲に形成される。 - 特許庁

The p-type semiconductor element block 10p is obtained by integrally sintering the first thermoelectric material 11p having thermal conductivity κ1 and electric conductivity σ1, and a first additive material 12p in which thermal conductivity κa and electric conductivity σa satisfy (κa < κ1) and (κa/κ1) < (σa/σ1).例文帳に追加

Ｐ型半導体素子ブロック１０ｐは、熱伝導率κ１、電気伝導率σ１である第１の熱電材料１１ｐと、熱伝導率κａ及び電気伝導率σａが（κａ＜κ１）、かつ、（κａ／κ１）＜（σａ／σ１）を満たす第１の添加材料１２ｐとを一体的に焼結したものである。 - 特許庁

To provide a method capable of inexpensively manufacturing a Mg-doped p-type gallium nitride semiconductor which is excellent in crystal quality and low in resistance, without giving an after treatment, such as electron beam irradiation, annealing, etc, after the growth of crystals, and preventing a yield reduction of elements due to the after treatment.例文帳に追加

結晶成長後に電子線照射やアニーリング等の後処理を施さなくても、結晶品質が良好で低抵抗なＭｇドープのｐ型窒化ガリウム系半導体を低価格で得ることができ、後処理による素子の歩留まり低下を防ぐ方法を提供する。 - 特許庁

As shown in figure 1 (c), anode electrodes 4a and 4b are pressed and hit with the tips of a pair of probes PI and P2 so that a pulse current is applied between the anode electrodes 4a and 4b, forming an ohmic junction at the junction interface between a P-type semiconductor layer 3 and the anode electrodes 4a and 4b.例文帳に追加

図１(c)に示すように、アノード電極４ａ，４ｂに一対のプローブＰ１，Ｐ２の先端が押し当てられて、アノード電極４ａ，４ｂ間にパルス電流が印加されることにより、Ｐ型半導体層３およびアノード電極４ａ，４ｂの接合界面におけるオーミック接合が形成される。 - 特許庁

This non volatile semiconductor memory device is provided with a floating gate 29 constituted of a single polysilicon layer, two source/drain areas 23 and 24, a control gate 30 constituted of an impurity area formed in a p-type well 21 and a voltage supply circuit.例文帳に追加

単一ポリシリコン層からなるフローティングゲート２９と、２つのソース・ドレイン領域２３および２４と、Ｐ型ウェル２１に形成された不純物領域からなるコントロールゲート３０と、電圧供給回路（不図示）とを有している。 - 特許庁

Further, the MO_xN_y metal compound is an extremely efficient oxygen diffusion barrier at 1,000°C, and achieves, in a p-type metal oxide semiconductor (pMOS) device, an extremely aggressive equivalent oxide film thickness (EOT) and an inversion layer thickness of 14 Å or less.例文帳に追加

さらに、本発明のＭＯ_ｘＮ_ｙ金属化合物は、１０００℃において非常に効率的な酸素拡散障壁であり、ｐ金属酸化物半導体（ｐＭＯＳ）デバイスにおいて、非常に攻撃的な等価酸化膜厚（ＥＯＴ）および１４Å未満の反転層厚を可能にする。 - 特許庁

The method for manufacturing a solar cell comprises (i) a step for forming a multilayer film 10 including a compound layer containing Zn, Mg and O and a p-type semiconductor layer 12 functioning as a light absorbing layer, and (ii) a step for heat-treating the multilayer film 10 at a temperature in a range of 150°C-250°C.例文帳に追加

（ｉ）ＺｎとＭｇとＯとを含む化合物相１３と、光吸収層として機能するｐ形半導体層１２とを含む多層膜１０を基板２０上に形成する工程と、（ii）多層膜１０を１５０℃〜２５０℃の範囲内の温度で熱処理する工程とを含むことを特徴とする。 - 特許庁

In the LDD layer 5a, formed from the surface of the semiconductor substrate 1 down to a predetermined depth D1, a p-type diffusion layer 10 is so formed as to be surrounded by the LDD layer 5a, excluding the surface of the LDD layer 5a, while being extended from the surface of the LDD layer 5a to a depth D3.例文帳に追加

半導体基板１の表面から所定の深さＤ１にわたり形成されたＬＤＤ層５ａには、ＬＤＤ層５ａの表面を除いてＬＤＤ層５ａに取り囲まれるとともに、ＬＤＤ層５ａの表面から深さＤ３にわたりｐ型拡散層１０が形成されている。 - 特許庁

To provide an organic EL element, having low drive voltage and its manufacturing method, while maintaining effect of improvement in the characteristics, such as service life and the like by preparing a layer, which contains a metal oxide of p-type semiconductor nature in contact with a positive electrode, related to the organic EL element which has a luminescence layer including an organic light-emitting substance.例文帳に追加

有機発光体を含む発光層を有する有機ＥＬ素子であって、ｐ型半導体性の金属酸化物を含む層を陽極に接して設けることによる寿命等の特性の向上という効果を維持しつつ、より駆動電圧の低い有機ＥＬ素子およびその製造方法を提供する。 - 特許庁

A cleavage guide groove 3 which penetrates with the p-type clad layer 12 and whose bottom surface is disposed at a position higher than an upper surface of the active layer 9 is formed in an end surface region which is disposed by sandwiching the aperture portion in plan view and which includes an end surface of a resonator of the semiconductor laser element.例文帳に追加

平面的に見て開口部を挟んで設けられ、半導体レーザ素子の共振器端面となる端面領域において、ｐ型クラッド層１２を貫通し、底面が活性層９の上面よりも高い位置にあるへき開ガイド溝３が形成されている。 - 特許庁

The thin film transistor includes the active layer formed of a p-type organic semiconductor.例文帳に追加

オン電流およびオフ電流を支配する要因として、活性層を構成する半導体材料の品質が挙げられているが、これまで高いオン電流を与えながらオフ電流が下げられるという材料を得るのが非常に困難であるという問題点を生じていた。 - 特許庁

To provide a compound semiconductor device including a FET in which a short-channel effect is suppressed and at the same time the gradation of pinch-off characteristics caused by the conduction of a p-type impurity in an area other than a channel is suppressed, and the leakage between adjacent elements is suppressed in the FET with a high-concentration and thin-layer active layer.例文帳に追加

高濃度で薄層の能動層を有するＦＥＴにおいて、ショートチャネル効果を抑制しつつ、チャネル以外のｐ型不純物伝導に起因するピンチオフ特性劣化の抑制及び隣接素子間のリークの抑制を実現したＦＥＴを含む化合物半導体装置を提供すること - 特許庁

To form the LDD regions with the concentration inclination of the impurity element, the gate electrode with a tapered part is provided, and the ionized N- or P-type impurity element is accelerated by an electric field, is allowed to pass through the gate electrode and a gate insulating film 142, and is added to a semiconductor layer.例文帳に追加

このような不純物元素の濃度勾配を有するＬＤＤ領域を形成するために、テーパー部を有するゲート電極を設け、イオン化したＮ又はＰ型不純物元素を、電界で加速してゲート電極とゲート絶縁膜１４２を通過させて半導体層に添加する方法を用いる。 - 特許庁

A DMOS (double diffused metal oxide semiconductor) transistor 23 and the pn junction diode 22a are formed on one SOI layer 13b surrounded by trench separation 15 in a shape that they are insulated electrically by a p-type diffusion layer 20 formed in a state of being levitated electrically on the SOI layer 13b surrounded by the trench separation 15.例文帳に追加

トレンチ分離１５で囲まれた１つのＳＯＩ層１３ｂには、ＤＭＯＳトランジスタ２３と温度検出用ＰＮ接合ダイオード２２ａとが、電気的に浮いた状態で形成されるＰ型拡散層２０によって電気的に絶縁される形で形成されている。 - 特許庁

A second light-emitting diode chip 3 is so directed that the light therefrom is extracted on the same side as the first light-emitting diode chip 2, and is laminated in the non-light-emitting region A wherein the p-type semiconductor layer 6 is removed on the light extracting surface in the first light-emitting diode chip 2.例文帳に追加

第２の発光ダイオードチップ３は、第１の発光ダイオードチップ２と同じ側に光を取出す向きに向けられ、第１の発光ダイオードチップ２において光を取出す面上でｐ型半導体層６が除去されている非発光領域Ａ内に積み重ねられている。 - 特許庁

The translucent positive electrode comprises a contact metal layer in contact with a p-type semiconductor layer, a current diffusion layer on the contact metal layer having electric conductivity higher than that of the contact metal layer, and a bonding pad layer on the current diffusion layer.例文帳に追加

ｐ型半導体層に接するコンタクトメタル層、該コンタクトメタル層上のコンタクトメタル層よりも導電率の大きい電流拡散層および該電流拡散層上のボンディングパッド層からなることを特徴とする透光性正極。 - 特許庁

To provide conductive paste that can uniformly form an Al-Si eutectic structure layer without clearance on the boundary between an back surface electrode and a p-type Si semiconductor substrate and can improve conversion efficiency of a solar battery, and provide the solar battery having an electrode formed using the conductive paste.例文帳に追加

裏面電極とｐ型Ｓｉ半導体基板の界面に、Ａｌ−Ｓｉ共晶組織層を隙間なく均一に形成させることが可能で、太陽電池の変換効率を向上させることが可能な導電性ペースト及び該導電性ペーストを用いて形成した電極を有する太陽電池を提供する。 - 特許庁

In addition, a well control layer 113 capable of independently controlling its well potential V_BC is formed on a lower layer of the n-well 110, where a p-type MOS transistor T1 is formed and the semiconductor substrate 100 is provided with a substrate potential control layer capable of independently controlling its substrate potential V_SC.例文帳に追加

さらに、Ｐ型ＭＯＳトランジスタＴ１の形成されるＮウェル１１０の下層には、そのウェル電位Ｖ_ＢＣを独立して制御するためのウェル制御層１１３を形成し、半導体基板１００にも、その基板電位Ｖ_ＳＣを独立して制御することのできる基板電位制御層を設ける。 - 特許庁

A p-type MOS transistor 21 is formed to provide, as a channel region 21c, a region including a plane (111) as the facet plane where hole mobility is larger as the carrier mobility than the plane (100) as the principal plane of the semiconductor substrate 11 in an epitaxial growth film layer 112.例文帳に追加

エピタキシャル成膜層１１２において半導体基板１１の主面である（１００）面よりも、キャリア移動度として正孔移動度が大きいファセット面である（１１１）面を含む領域が、チャネル領域２１ｃになるように、ｐ型ＭＯＳトランジスタ２１を形成する。 - 特許庁

In the semiconductor device constituted of forming the main cell and the current detection cell which consist of IGBTs 12, 13 on a p^+-type substrate 1, a surge protecting resistor 11 is connected to the emitter electrode 8b of the IGBT 13 in the current detection cell.例文帳に追加

Ｐ^+型基板１に、ＩＧＢＴ１２、１３からなるメインセルおよび電流検出セルとを形成してなる半導体装置において、電流検出セルのＩＧＢＴ１３におけるエミッタ電極８ｂにサージ保護用抵抗１１を接続する。 - 特許庁

The wide band gap semiconductor device includes a p+ type region 300 having an annular pattern in which a source Schottky trench 7b deeper than a gate trench 7a surrounds a surface pattern of the gate trench 7a on a surface, and the source Schotkky trench 7b is in contact with a bottom.例文帳に追加

ゲートトレンチ７ａの深さより深いソースショットキートレンチ７ｂが前記ゲートトレンチ７ａの表面パターンを表面で取り巻く環状パターンを有し、前記ソースショットキートレンチ７ｂが底部に接するｐ^+型領域３００を備えるワイドバンドギャップ半導体装置。 - 特許庁