「Two bit」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To address detection for two kinds of discs which are equal in structure of addresses embedded in wobbles but different in bit allocation of addresses.例文帳に追加

ウォブルに埋め込むアドレス構造が同じで、アドレスのビット割り付けが異なる2種類のディスクに対してアドレス検出を行う。 - 特許庁

Bit-in feeding is carried out from a main tank to sub tanks which respectively communicate with nozzle arrays of the same color used in two-way printing.例文帳に追加

往復印字に用いられる同色のノズル列の、それぞれに連通するサブタンクに、メインタンクからビットイン供給を行なう。 - 特許庁

To provide a magnetic disk device which can prevent the deterioration in a bit error rate by suppressing a recording strain when two magnetic pole cores are used.例文帳に追加

２磁極コアを用いた場合に、記録歪を抑制して、ビットエラーレートの悪化を防止できる磁気ディスク装置を提供する。 - 特許庁

To provide a semiconductor device, in which two-bit information can be stored by one memory cell and which can be driven at a low voltage.例文帳に追加

一つのメモリセルで２ビットの情報を記憶することが可能で、かつ低電圧駆動が可能な半導体装置を提供する。 - 特許庁

Two bit lines BL1, BL2 are connected to a ground potential line GND through third transistors S13, S23 respectively.例文帳に追加

２つのビット線ＢＬ１，ＢＬ２が、ぞれぞれ第３トランジスタＳ１３，Ｓ２３を介して接地電位線ＧＮＤに接続されている。 - 特許庁

To provide a two-dimensional monochromatic bit plane display device having a luminance resolution about the same as or more than that of a CRT monitor.例文帳に追加

ＣＲＴモニタと同程度又はそれ以上の輝度分解能を有する２次元モノクロビット面表示装置を提供する。 - 特許庁

The two-color encoding section generates the data of C0' and C1' excepting each lowermost-rank bit from the representative colors C0 and C1.例文帳に追加

そして、２色符号化部は、代表色Ｃ０、Ｃ１から、それぞれの最下位ビットを除くＣ０’、Ｃ１’のデータを生成する。 - 特許庁

To improve the refresh characteristic and the manufacturing yield of a twin cell DRAM wherein one bit data are stored in two DRAM cells.例文帳に追加

１ビットのデータを２つのＤＲＡＭセルで記憶するツインセルＤＲＡＭのリフレッシュ特性改善および製造歩留り改善を図る。 - 特許庁

A hierarchy type decoding device 11 performs an inverse processing to a hierarchy-type coding device 10, and decodes two bit streams.例文帳に追加

階層型復号化装置１１は、階層型符号化装置１０と逆の処理を行い、２本のビットストリームを復号化する。 - 特許庁

To detect an address for two kinds of disks which are equal in structure of addresses embedded in wobbles but different in bit allocation of the addresses.例文帳に追加

ウォブルに埋め込むアドレス構造が同じで、アドレスのビット割り付けが異なる2種類のディスクに対してアドレス検出を行う。 - 特許庁

To provide a non-volatile multilevel memory that can store two or more programming states to represent one bit information.例文帳に追加

１ビットの情報を表すのに２以上のプログラミング状態を記憶することが可能な不揮発性マルチレベルメモリを提供する。 - 特許庁

To provide a data transfer method for generating another data bit by using a D.C. voltage level for transmitting two data bits.例文帳に追加

２つのデータビットを伝送するＤＣ電圧レベルを使用してもう１つのデータビットを生成するデータ転送方法を提供する。 - 特許庁

A data converting circuit 3 converts externally supplied display data into two bit display data and outputs the data to a VRAM 2a.例文帳に追加

データ変換回路３は、外部から供給される表示データを２ビットの表示データに変換し、ＶＲＡＭ２ａへ出力する。 - 特許庁

Since the region S/D becoming the bit line is formed by two steps, its width can be arranged without increasing the cell area.例文帳に追加

ビット線となる領域Ｓ／Ｄを２回に分けて形成するので、その幅をセル面積の増大なく揃えることができる。 - 特許庁

One side electrodes of the resistor memory elements 1 of the adjacent two memory cells MC are connected to the bit lines BLA, BLB respectively.例文帳に追加

隣接する２つのメモリセルＭＣの抵抗体記憶素子１の一方電極をそれぞれビット線ＢＬＡ，ＢＬＢに接続する。 - 特許庁

Time ticked away, and it is said that eventually kyuso moved and the two fought; once again, however, kyuso bit the cat to death and ran away. 例文帳に追加

時が過ぎ、ついにたまりかねた旧鼠は動いて猫と組み合い争ったが、またもや猫を噛み殺して逃げ去ったという。 - Wikipedia日英京都関連文書対訳コーパス

If ``false'', Meta characters are converted into a two-charactersequence with the character itself preceded by ESC. The terminal is put into 7-bit mode.例文帳に追加

``false'' ならば、メタ文字は、ESC と入力文字自身が続く 2 文字からなるエスケープシーケンスに変換され、端末は 7 ビットモードに移行する。 - XFree86

MOS transistors for a sense amplifier are alternately arranged in unit of two on a plurality of paired bit lines in its lengthwise direction.例文帳に追加

次に、複数のビットライン対上にセンスアンプ用ＭＯＳトランジスタをビットライン対の長さ方向に２個ずつまとめて交互に配置する。 - 特許庁

Write bit lines (WBL0 and WBL1) are arranged in a direction orthogonal to the magnetic easy axis (EX) of a variable magnetoresistive element (VR), and currents are supplied through the write bit lines in two directions according to write data.例文帳に追加

可変磁気抵抗素子（ＶＲ）の磁化容易軸（ＥＸ）と直交する方向に書込ビット線（ＷＢＬ０，ＷＢＬ１）を配置し、書込データに応じて双方向に書込ビット線に電流を流す。 - 特許庁

The classifying section 303 determines a classification code from the three sampled values of the current bit time and two sampled values of past 2-bit time by using a classification code table obtained through learning processing.例文帳に追加

分類部３０３は、現在ビット時間の３個のサンプリング値と過去の２ビット時間の２個のサンプリング値とから、学習処理により得られた分類コード表を用いて分類コードを決定する。 - 特許庁

The distribution unit 32 distributes bit data of the pixel signal obtained through the imaging of the solid-state image sensor alternately into bit data of at least two systems while synchronizing the clock converted by the clock conversion unit 26.例文帳に追加

振り分け部３２は、クロック変換部２６で変換されたクロックに同期して、固体撮像素子で撮像して得た画素信号のそれぞれのビットデータを、少なくとも２系統のビットデータに交互に振り分ける。 - 特許庁

This device is provided with a mean by which when a read-out signal for addressable bit is made active, selectively, either of two complementary logic state signal lines BIT, nBIT is driven to reference voltage.例文帳に追加

アドレス指定可能ビット用の読み取り信号がアクティブになると、選択的に、２つの相補形論理状態信号線ＢＩＴ、ｎＢＩＴのうちの一方を電圧基準に駆動する手段を備える。 - 特許庁

This is performed by connecting the two reference cells to a capacitive line which is separated from the bit lines and the reference bit line and has a predetermined potential and a preset capacitance value.例文帳に追加

これは、ビット線および基準ビット線から分離された、予め決められた電位および予め決められた容量値を持つ容量線に、２つの基準セルを接続することにより実行される。 - 特許庁

The first selective transistors 14e, 14o are arranged below a sense-amplifying bit line SABL serving as an M1 wiring, and connected to bit lines BLen+1, BLon+1 by two sets of wiring 41, 42.例文帳に追加

第１の選択トランジスタ１４ｅ、１４ｏは、Ｍ１配線としてのセンスアンプビット線ＳＡＢＬの下方に配置され、配線４１，４２によりビット線ＢＬｅｎ＋１、ＢＬｏｎ＋１に接続される。 - 特許庁

A semiconductor memory device comprises a plurality of bit lines, a plurality of word lines and a plurality of memory cells including memory elements and cell transistors which are connected in series between the two adjacent bit lines.例文帳に追加

半導体記憶装置は、複数のビット線と、複数のワード線と、互いに隣接する２本の前記ビット線間に直列に接続された記憶素子およびセルトランジスタを含む複数のメモリセルとを備える。 - 特許庁

Two sets of memory cell arrays U and L are provided, reference cells RCELLU and RCELLL discharging respective bit lines, when they are selected are connected to respective bit lines BITUn and BITLn.例文帳に追加

２組のメモリセルアレイＵ・Ｌが設けられ、それぞれのビット線ＢＩＴＵｎ・ＢＩＴＬｎには、選択されたときに各ビット線をディスチャージするリファレンスセルＲＣＥＬＬＵ・ＲＣＥＬＬＬが接続されている。 - 特許庁

Memory architecture, where current sense amplifiers are used instead of voltage sense amplifiers, and where the memory cells normally disposed along a single bit line are divided between two half bit lines is disclosed.例文帳に追加

メモリ・アーキテクチャで、電流センス増幅器を電圧センス増幅器の代わりに用い、単一ビット線に沿って通常、配置されるメモリ・セルが２つの半分のビット線間で分割されるもの、を開示する。 - 特許庁

Data transfer is executed by the one bit unit or by the two or more bit units between the DRAM cell array 30 and an arithmetic circuit 32 in which arithmetic elements are arranged according to the pairs of the prescribed number of bit lines of the DRAM cell array, and an arithmetic operation corresponding to an instruction is executed in the arithmetic element.例文帳に追加

ＤＲＡＭセルアレイの所定数のビット線対に対応して演算エレメントが配置された演算回路（３２）との間で１ビット単位または複数ビット単位でデータ転送を実行し、演算エレメント内で命令に応じた演算を実行する。 - 特許庁

To provide a pseudo-random signal generating circuit, which is capable of reducing operating FF in number and decreased in circuit scale by enabling the outputs of two false random signal generators having bit widths smaller than the required bit width and being considered as rows and columns so as make them conform to the required bit width by the use of a matrix computation.例文帳に追加

要求されるビット幅より少数のビット幅を持つ2つの疑似ランダム信号発生器の出力を行及び列とみなし行列演算を用いて要求されるビット幅にすることにより、使うFF数を少なく押さえ、回路規模を縮小する。 - 特許庁

A receiver within the simultaneous bidirectional input/output circuit compares a bit line voltage with two differential voltages representing expected two voltages on a bit line based upon data driven at present by a driver within the simultaneous bidirectional input/output circuit.例文帳に追加

同時両方向入出力回路内の受信器は、前記同時両方向入出力回路内の駆動器が現在駆動しているデータに基づいてビットライン上の期待される２つの電圧を表わす２つの差動電圧にビットライン電圧を比較する。 - 特許庁

During a period required for the recording operation of each line by the line thermal head, the line thermal head performs recording operation based on a line of first two color developing bit data and then based on a line of second two color developing bit data.例文帳に追加

ライン型サーマルヘッドの一ライン毎の記録動作に必要とされる期間中にライン型サーマルヘッドを第１の一ライン分の二色発色ビットデータに基づいて記録動作させ、次いで第２の一ライン分の二色発色ビットデータに基づいて記録動作させる。 - 特許庁

Data output bits of a RAM macro 2 are divided into a plurality of groups by two bits each, and the 1-bit comparator 11 of the signature analysis circuit 101 is provided to each group so that two-bits each of the data output bits share one 1-bit comparator 11.例文帳に追加

ＲＡＭマクロ２のデータ出力ビットを２ビットずつ複数のグループに分け、各グループに一つずつシグネチャ解析回路１０１の１ビット・コンパレータ１１を設けて、データ出力ビットが２ビットずつ一つの１ビット・コンパレータ１１を共有する構成とする。 - 特許庁

More specifically, the two-dimensional code information is written while decreasing the last 1 dot of black dots continuous in the carrying direction of a recording sheet when the two-dimensional code information is developed, as it is, into a bit map.例文帳に追加

すなわち、２次元コード情報をそのままビットマップ展開したときの搬送方向に連続した黒ドット数に対して最後の１ドット分少なくなるようにして描画する。 - 特許庁

The print range is determined on the basis of the image data in each photograph frame and the corresponding PAR-bit data, and the magnified print two times the normal print is produced with a extending ratio of two times.例文帳に追加

各撮影コマの画像データと対応するＰＡＲビットデータとからプリント範囲が決定し、通常プリントの２倍の引き延ばし倍率で２倍の拡大プリントが行われる。 - 特許庁

Two ferroelectric memory cells (MC) are arranged for every three word lines (WL0-WL5) in the row direction, and two ferroelectric memory cells are arranged for every three bit lines (BL0-BL5) in the column direction.例文帳に追加

強誘電体メモリセル（ＭＣ）を行方向において３本のワード線（ＷＬ０−ＷＬ５）あたり２つ、列方向において３本のビット線（ＢＬ０−ＢＬ５）あたり２つ配置する。 - 特許庁

The data deleting circuit transfers two pieces of difference data as 8-bit data at a time when two successive pieces of lateral difference data can be represented with four or less bits in complement representation of "2".例文帳に追加

データ削減回路は、連続する２個の横差分データがそれぞれ「２」の補数表示で４ビット以下で表現できる場合、２個の差分データを８ビット分にして同時に転送する。 - 特許庁

To provide an optical phase modulation evaluation apparatus capable of measuring a relative inter-bit phase difference of an optical phase modulation signal by arbitrarily changing an optical path length of an optical phase retarder provided in one of arms of a bit delay interferometer and giving different two optical phase differences ϕ between two arms of the bit delay interferometer.例文帳に追加

ビット遅延干渉計の一方のアームに備えた光位相遅延器の光路長を任意に変化させて、ビット遅延干渉計の２つのアーム間に異なる２つの光位相差φを与えることによって、光位相変調信号の相対的なビット間位相差の測定を可能にした光位相変調評価装置を提供する。 - 特許庁

To provide a two-dimensional code generating device and program capable of avoiding erroneous recognition of data bit of a two-dimensional code and stably performing code recognition processing even when a slender-structured two-dimensional code is scanned for recognition.例文帳に追加

細長く構成された二次元コードをスキャンして認識する場合でも、二次元コードのデータビットの誤認識を回避し安定的にコード認識処理を行えるような二次元コード生成装置とプログラムを提供することにある。 - 特許庁

The gates of each of the cell transistors of the plurality of memory cells connected between the two bit lines are connected to mutually different word lines.例文帳に追加

２本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。 - 特許庁

A two-dimensional image is input in order of raster, and these image data are stored in a 16-bit SDRAM performing changeovers between a bank 0 and a bank 1.例文帳に追加

２次元画像をラスタ順に入力し、この画像データをバンク０とバンク１を切り替えながら１６ビットＳＤＲＡＭに格納する。 - 特許庁

Two memory cells 50A, 50B are provided for storage data of one bit, the memory cells 50A, 50B store data being inverted mutually.例文帳に追加

１ビットの記憶データに対して２つのメモリセル５０Ａ，５０Ｂが備えられ、メモリセル５０Ａ，５０Ｂは、互いに反転されたデータを記憶する。 - 特許庁

This converter can use two clock frequencies or more with respect to each application having different bit depths.例文帳に追加

ビット深さの異なる各々のアプリケーションに関して、本発明に係るコンバータは二つ以上のクロック周波数を利用することが可能である。 - 特許庁

The array state of the 32-bit words is determined by the two least significant bits(LSBs) of the pointer address for the grouped words.例文帳に追加

前記３２ビットワードの配列状態は、前記グループ化ワードのポインタアドレスの２ビットの最下位有効ビット（ＬＳＢ）によって決定できる。 - 特許庁

Sub-threshold leakage current becomes the same value at the sets of each other, so that the potential levels of two complementary bit lines keep the same value.例文帳に追加

サブスレッショルドリーク電流は互いの組で同じ値となるため２本の互いに相補のビット線の電位レベルは同じ値を維持する。 - 特許庁

When a two-dimensional code is recognized in a step S81, whether or not a continuous flag bit is one is decided in a step S82.例文帳に追加

ステップＳ８１において、２次元コードが認識されると、ステップＳ８２において、連続フラグビットが１であるか否かが判定される。 - 特許庁