「array cell」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

To decrease points to which higher bias voltage than the power source voltage are applied as much as possible by applying a self-boost technology to a memory cell array of what is called an AND type.例文帳に追加

いわゆるＡＮＤ型のメモリセルアレイに対しセルフブースト技術を適用して、電源電圧より高いバイアス印加箇所を極力減らす。 - 特許庁

The lens array element has an external form in the shape of a rectangular plate, provides a plate surface as a light transmission surface, and has a plurality of cell type lenses 3 formed on at least one plate surface.例文帳に追加

矩形板状の外形を有してその板面を光透過面とし、少なくとも一方の板面に複数のセル状レンズ３が形成されている。 - 特許庁

At an initial write-in operation, of which data are written into the main memory cell array 10, the first area SP1 is selected as the data writing end, and the reference cell 12 for main memory is selected as the reference data writing end.例文帳に追加

メインメモリセルアレイ１０にデータが書き込まれる初回の書込み動作時には、データ書込み先として第１領域ＳＰ１が選択され、リファレンスデータの書込み先としてメインメモリ用リファレンスセル１２が選択される。 - 特許庁

A target reflection signal of a radar pulse obtained by an adaptive array radar antenna 21 is signal-detected by a reception part 22 to be stored in a corresponding cell position along reception timing in a processing range cell prepared in a data accumulation part 23.例文帳に追加

アダプティブアレーアンテナ２１で得られたレーダパルスの目標反射信号を受信部２２で受信検波し、データ蓄積部２３に用意される処理レンジセルに対して受信タイミングに沿った対応セル位置に記憶する。 - 特許庁

A power supply control circuit (PCK0-PCKn) is provided corresponding to a memory cell array, and the voltage level of a cell source line (VDM, VSM) is set according to an access mode during the parallel execution of the read access and the write access.例文帳に追加

メモリセル列に対応して電源制御回路（ＰＣＫ０−ＰＣＫｎ）を設け、各列単位で、リードアクセスとライトアクセスの並行実行時のアクセス態様に応じてセルソース線（ＶＤＭ，ＶＳＭ）の電圧レベルを設定する。 - 特許庁

To provide a semiconductor storage device wherein, with a matrix array comprising a memory cell of less elements, the destruction or disturbance of data is eliminated at reading or erasing/writing of the data of memory cell.例文帳に追加

メモリセルのデータの読み出しまたは消去・書き込みにおけるデータの破壊およびディスターブを皆無とし、かつ少ない素子からなるメモリセルでマトリクスアレイを構成した半導体記憶装置を提供することを目的とする。 - 特許庁

Plural pairs of data lines DQ, bDQ performing data transfer between a memory cell selected on a memory cell array 10 and them are arranged, and a data buffer 19 is connected to respective one end of the pairs of data line DQ, bDQ.例文帳に追加

メモリセルアレイ１０上に選択されたメモリセルとの間でデータ転送を行う複数のデータ線対ＤＱ，ｂＤＱが配設され、データ線対ＤＱ，ｂＤＱの一端にデータバッファ１９が接続される。 - 特許庁

To provide a cell stack and a fuel battery module for approaching a temperature at an end part to a temperature at a center part in an array direction of the fuel battery cell, and also with a small adverse effect on power generation performance.例文帳に追加

燃料電池セルの配列方向の端部における温度を中央部における温度に近づけることができるとともに、発電性能に与える影響が小さいセルスタックおよび燃料電池モジュールを提供する。 - 特許庁

To provide a practical method for detecting the failure of a solar cell module 15a, or the like, applicable even when a photovoltaic array 10 comprises only a parallel connection of solar cell modules 15a, or the like.例文帳に追加

太陽光アレイ１０が太陽電池モジュール１５ａ等の並列接続のみから構成されている場合であっても適用可能な、実用性を備えた太陽電池モジュール１５ａ等の故障検出方法を提供する。 - 特許庁

To provide a memory device utilizing a multiple layer nano tube cell in which a cross-point cell array including a capacitor element and a PNPN nano tube switch is effectively arranged to allow reducing the whole memory size.例文帳に追加

本発明は多層ナノチューブセルを利用したメモリ装置に関し、キャパシタ素子とPNPNナノチューブスィッチを含むクロスポイントセルアレイを効率的に配置して全体的なメモリのサイズを縮小可能にする技術を開示する。 - 特許庁

To provide a ferroelectric nonvolatile memory cell in a novel structure in which memory cells are integrated with high density, and to provide a high-density ferroelectric memory cell array using the ferroelectric nonvolatile memory.例文帳に追加

メモリセルを高密度に集積することのできる新規な構造の強誘電体不揮発性メモリセルを提供するとともに、この強誘電体不揮発性メモリを用いた高密度強誘電体メモリセルアレイを提供する。 - 特許庁

In a memory cell array 11 of an SRAM10, a plurality of precharge & equalize circuits 14L, 14M, and 14U extending to the column direction of the memory cell 12 are set up to precharge bit lines Bit and XBit to the prescribed potential.例文帳に追加

ＳＲＡＭ１０のメモリセルアレイ１１には、メモリセル１２の列方向に伸びるビット線Ｂｉｔ，ＸＢｉｔを所定の電位にプリチャージする複数のプリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕが設けられている。 - 特許庁

The nonvolatile semiconductor memory device includes a memory cell array constituted in such a manner that a plurality of blocks are arrayed which comprises an aggregation of NAND cell units provided with a plurality of nonvolatile memory cells MC connected in series.例文帳に追加

不揮発性半導体記憶装置は、直列接続された複数の不揮発性メモリセルＭＣを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイを備える。 - 特許庁

An outer peripheral sealing material 16 for sticking a counter substrate 12 of the liquid crystal cell to the micro lens array 17 is applied onto the area superposed on the area where an inner sealing material 13 enclosing a display area of the liquid crystal display cell is disposed.例文帳に追加

液晶セルの対向基板１２とマイクロレンズアレイ１７とを貼り合せる外周シール１６を、液晶表示セルの表示領域を囲う内部シール１３の配置領域と重なる領域に塗布する。 - 特許庁

A memory cell array 1 is configured so that a plurality of memory cells MC which are connected to a word line and a bit line, store one value out of n values (n is a natural number of 2 or more) in one memory cell, and are arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、１つのメモリセルに、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルＭＣがマトリックス状に配置されて構成されている。 - 特許庁

To improve an operation margin by increasing the amount of accumulated charge of memory cells in the memory cell array by simple constitution and also to improve the operation margin of a DRAM without increasing a power consumption or chip area by making a dummy cell unnecessary.例文帳に追加

簡単な構成でメモリセルアレイ内のメモリセルの蓄積電荷量を増加させ、動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させる。 - 特許庁

A cell array 1 is constituted by arranging cell blocks MCB0, MCB1 constituted by connecting in series a plurality of unit cells MCin which both ends of a ferroelectric capacitor are connected to a source and a drain of a transistor T.例文帳に追加

セルアレイ１は、トランジスタＴのソース、ドレインに強誘電体キャパシタＣの両端を接続してなる複数のユニットセルＭＣが直列接続されて構成されたセルブロックＭＣＢ０，ＭＣＢ１を配列して構成される。 - 特許庁

The MRAM includes a memory cell array having magnetic memory cells arranged in lines and columns at intersection of word, bit and digit lines, and a sense amplifier for sensing data stored in a selected magnetic memory cell.例文帳に追加

ＭＲＡＭは、ワードライン、ビットライン、及びデジットラインの交差点に行及び列に配列されたマグネチックメモリセルを有するメモリセルアレイと、選択されたマグネチックメモリセルに貯蔵されたデータを感知する感知増幅器とを含む。 - 特許庁

A target reflection signal of a radar pulse acquired by an adaptive array antenna 21 is received and detected by a reception part 22, and stored in a corresponding cell position along a reception timing to a processing range cell prepared in a data accumulation part 23.例文帳に追加

アダプティブアレーアンテナ２１で得られたレーダパルスの目標反射信号を受信部２２で受信検波し、データ蓄積部２３に用意される処理レンジセルに対して受信タイミングに沿った対応セル位置に記憶する。 - 特許庁

In the case of normal reading/writing, either one of the cell arrays S0, S1 is selected by address data for specifying a word line, one block of the selected cell array is selected and one word line in the block is further selected.例文帳に追加

通常の読出／書込時においては、ワード線を指定するアドレスデータによってセルアレイの一方が選択されると共に、選択されたセルアレイの１ブロックが選択され、さらにそのブロック内の１ワード線が選択される。 - 特許庁

To provide a semiconductor storage suited for image processing by reducing time for reading and writing data on resetting in the semiconductor storage with a memory cell array comprising an SDRAM and a register array comprising an SRAM.例文帳に追加

ＳＤＲＡＭより成るメモリアレイ及びＳＲＡＭより成るレジスタアレイを備える半導体記憶装置におけるリセット時にデータのリード及びライトの時間を短縮し、もって、画像処理に好適な半導体記憶装置を提供する。 - 特許庁

To provide a method of manufacturing a large-sized solar battery sheet array which strikes a balance between a high area filling rate of a flexible solar battery cell occupying the solar battery sheet array and high production yields of unit solar battery sheets.例文帳に追加

太陽電池シートアレイに占めるフレキシブル太陽電池セルの高い面積充填率と、単位太陽電池シートの高い製造歩留を実現する大規模な太陽電池シートアレイの製造方法を提供することを目的とする。 - 特許庁

To prevent writing errors of TMR elements having a small writing margin, by equalizing to each other the values of the writing currents flowing through the writing wirings formed in the array of the respective stages of the laminated cell array of a magnetic random access memory.例文帳に追加

磁気ランダムアクセスメモリの積層セルアレイの各段アレイに形成された書き込み配線に流れる書き込み電流の値を各段で等しくなるようにし、書き込みマージンの少ないＴＭＲ素子の誤書き込みを防止する。 - 特許庁

The memory cell array of the semiconductor memory device includes a plurality of first memory cells MC each having a structure sandwiching a dielectric material between two electrodes and arranged in an array form, and is divided into a plurality of specifiable areas.例文帳に追加

本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。 - 特許庁

The trimming table including all address modes for the first line of a replaced regular cell array and the blower mode of a fuse array corresponding to their address mode is created, and the trimming of the semiconductor device is carried by the trimming table.例文帳に追加

置き換えられる正規のセルアレイの第１ラインに対するすべてのアドレスモードと、それぞれのアドレスモードに対応するヒューズアレイのブロアモードを含むトリミングテーブルが作成され、このトリミングテーブルを用いて半導体装置のトリミングが行なわれる。 - 特許庁

In such a solar cell array 1, since the rain water, which rains down on the solar cell module 10 and will flaw from an arbitrary position of the solar cell module 10 towards the frame 20 due to an operation of a surface tension on the solar cell module 10, falls off by the time reaching the frame 20, the rainwater is prevented from flowing from the solar cell module 10 to the frame 20.例文帳に追加

このような太陽電池アレイ１では、太陽電池モジュール１０上に降り注ぎ、太陽電池モジュール１０における表面張力の作用によって太陽電池モジュール１０の任意の位置から架台２０に向けて流れようとする雨水が、架台２０に達するまでに落下するため、雨水が太陽電池モジュール１０から架台２０に流れることが抑制される。 - 特許庁

A method for erasing the memory cells in a memory array includes a step of applying erase pulses to the bits of the cell groups in a memory array, and a step of making erase verification only in the subgroups of the erased cell groups in order to check whether or not the threshold voltage (Vt) of the memory cell is as low as the erasure verification voltage level(EV).例文帳に追加

メモリアレイ内のメモリセルを消去するための方法であって、メモリセルアレイのセル集団のビットに消去パルスを加える段階と、メモリセルの閾値電圧（Ｖｔ）が消去確認（ＥＶ）電圧レベルまで下がっているか否かを検査するために、消去確認動作を、消去されているセル集団のサブグループだけで実行する段階と、を含んでいる方法である。 - 特許庁

Of the cell stack 1 made by arraying a plurality of fuel battery cells 2 and electrically connecting the adjacent cells 2 with each other through a collector material 3a, the electric resistance of a collector material 3a1 at an end part 1b in a cell array direction x is higher than that of a collector material 3a2 at a center part 1a in the cell array direction x.例文帳に追加

複数の燃料電池セル２を配列し、隣接する燃料電池セル２同士を集電材３ａを介して電気的に接続してなるセルスタック１であって、セル配列方向ｘの端部１ｂにおける集電材３ａ１の電気抵抗は、セル配列方向ｘの中央部１ｂにおける集電材３ａ２の電気抵抗よりも高いことを特徴とする。 - 特許庁

The device includes a plurality of memory cell arrays and a control circuit for output a first signal which instructs a start of precharge to each memory cell array and a second signal which instructs a termination of precharge and a transfer to the read access, and the first signal is routed through a delay circuit so as to reach each memory cell array with time difference, and the second signal is routed not through the delay circuit.例文帳に追加

複数のメモリセルアレイと、各メモリセルアレイに対してプリチャージ開始を指示する第一の信号とプリチャージの終了とリードアクセスへの移行を指示する第二の信号とを出力する制御回路と、を備え、第一の信号が各メモリセルアレイに対して時間差を持って到達するように遅延回路を介して配線され、第二の信号が遅延回路を介さずに配線されている。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment comprises: a semiconductor substrate; a memory cell array including a plurality of memory cells that are laminated on the semiconductor substrate and connected to one another in series in a vertical direction; and a power supply circuit that is disposed on the semiconductor substrate and supplies a desired voltage to the memory cell array.例文帳に追加

一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。 - 特許庁

The semiconductor device includes: a cell array 4 for a CAM (Contents Addressable Memory ) for storing operation setting information of the semiconductor device 1; a controller 8 for controlling reading from and writing to the cell array for a CAM; a row decoder 5; and column decoders 6, and the device has a constitution to assign different row addresses for every function block which have different operation setting information.例文帳に追加

本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。 - 特許庁

Where the exposure function is implemented using a controllable attenuation cell array, the exposure function is adjusted to minimize the number of saturated or blackened pixels, within an area of pixel array exposed through a cell, to maximize the signal-to-noise ratio of the average pixel value, and to maximize the spatial smoothness of the exposure function.例文帳に追加

前記露光関数を、制御可能減衰セルアレイを使用して実現した場合、前記露光関数を調節して、あるセルを経て露光される画素アレイの領域内の飽和画素又は黒画素の数を最小にし、平均画素値の信号対雑音比を最大にし、前記露光関数の空間的平滑さを最大にする。 - 特許庁

The input-output circuits are constituted for receiving respective data bits written in the memory cell array from the respective data input-output pins during writing operation, and are constituted for providing the respective data bits read from the memory cell array to the respective data input-output pins during reading operation.例文帳に追加

入出力回路は、書き込み動作の間に、それぞれのデータ入出力ピンからメモリセルアレイに書き込まれるそれぞれのデータビットを受信するように構成され、読み取り動作の間に、メモリセルアレイからそれぞれのデータ入出力ピンに読み取られるそれぞれのデータビットを提供するように構成される。 - 特許庁

A nonvolatile semiconductor memory device 10 is provided with a memory cell array 20; a shift value storing region 25 which stores a shift value SET; a control circuit 50 which controls data reading and writing for the memory cell array 20 and the shift value storing region 25; and a data processing circuit 100 which is connected to the control circuit 50.例文帳に追加

不揮発性半導体記憶装置１０は、メモリセルアレイ２０と、シフト値ＳＦＴを格納するシフト値格納領域２５と、メモリセルアレイ２０及びシフト値格納領域２５に対するデータの読み書きを制御する制御回路５０と、制御回路５０に接続されたデータ処理回路１００とを備える。 - 特許庁

The bit line control circuit BLC(1U,1) performs operation control on the first memory cell array when the first and second control signals are activated; the bit line control circuit BLC(1U,2) performs operation control on the second memory cell array when the first and third control signals are activated.例文帳に追加

ビット線制御回路ＢＬＣ（１Ｕ，１）は、第１及び第２の制御信号が活性化された場合に第１のメモリセルアレイに対する動作制御を行い、ビット線制御回路ＢＬＣ（１Ｕ，２）は、第１及び第３の制御信号が活性化された場合に第２のメモリセルアレイに対する動作制御を行う。 - 特許庁

The nonvolatile ferroelectric memory device is constituted by including a first signal decoder block 20 and a second signal decoder block 30 which are connected to ferroelectric memory cells of a cell array block, and it is arranged at the outside of the cell array block and the area is reduced by dividing the signal decoder area into two and controlling the divided areas.例文帳に追加

不揮発性強誘電体メモリ装置は、セルアレイブロックの強誘電体メモリセルに連結された第１の信号ディコーダブロック２０及び第２の信号ディコーダブロック３０を含んで構成されており、セルアレイブロックの外郭に配置し、信号ディコーダ領域を２つに分けて制御することにより、面積を縮小した。 - 特許庁

In the semiconductor memory device composed of a memory cell array including a plurality of regular memory cells and a plurality of sense amplifier circuits, the memory cell array has regular memory cells MC to be used for write and read operation of desired data and a smoothing capacitor (specifically, dummy cells DMC to be used for smoothing capacitor) for reducing power source noise.例文帳に追加

複数の正規メモリセルを含むメモリセルアレイと複数のセンスアンプ回路からなる半導体記憶装置において、メモリセルアレイには、所望のデータの書込み及び読出し動作に利用する正規メモリセルＭＣと、電源ノイズを低減するための平滑容量（具体的には平滑容量に利用するダミーセルＤＭＣ）を有する。 - 特許庁

A decoder 56 decodes a signal stored in the latches 52, 54, divides the memory cell array 64 to plural first sectors each of which have first size in accordance with a first decoding signal, and divides the memory cell array 64 to plural second sectors each of which have second size being different from the first size in accordance with a second decoding signal.例文帳に追加

デコーダは、前記ラッチに格納した信号を復号し、第１復号信号に応じて各々が第１サイズを有する複数の第１セクタに前記メモリセルアレイを分割し、第２復号信号に応じて各々が前記第１サイズとは異なる第２サイズを有する複数の第２セクタに前記メモリセルアレイを分割する。 - 特許庁

By making a main word line driver 91 output such a control signal as activates one of local word line drivers for driving each cell array part and inactivates the other, a driving signal for driving a word line of each cell array is outputted from a local X decoder part 101 in common to both local word line drivers 101, 95, 97.例文帳に追加

それぞれのセルアレイ部を駆動するローカルワードラインドライバのいずれか一方を活性化させ、他方を不活性化する制御信号をメインワードラインドライバから出力させるようにして、ローカルＸデコーダ部からそれぞれのセルアレイのワードラインを駆動する駆動信号を双方のローカルワードラインドライバに共通に出力させる。 - 特許庁

Each bit line pre-charge circuit PREQ of plural normal columns in a selected section from among a memory cell array is commonly controlled by a bit line pre-charge signal PQn, each bit line pre-charge circuit of plural redundant columns RDA-RDC added to the memory cell array being individually controlled by second bit line pre-charge signals PQRDA-PQRDC.例文帳に追加

メモリセルアレイのうちの選択されたセクションにおける複数のノーマルカラムの各ビット線プリチャージ回路PREQを第１のビット線プリチャージ信号PQn で共通に制御し、メモリセルアレイに付加された複数の冗長カラムRDA〜RDC の各ビット線プリチャージ回路を第２のビット線プリチャージ信号PQRDA〜PQRDC で別々に制御する。 - 特許庁

An access control circuit 130 controls read-out operation and write-in operation of data among the memory cell array, the register circuit, and the input/output port depending on a result of comparison for coincidence between a register storage address and an input address signal and whether write-in operation of data stored in a register for the memory cell array is finished or not.例文帳に追加

アクセス制御回路１３０は、レジスタ格納アドレスと入力アドレス信号との一致比較結果およびレジスタ格納データのメモリセルアレイへの書込動作完了の有無に応じて、メモリセルアレイとレジスタ回路と入出力ポートとの間におけるデータの読出動作および書込動作を制御する。 - 特許庁

In a non-volatile semiconductor memory in which read-out operation from an arbitrary memory cell array block MA and write-in or erase operation of the other memory cell array block MA can be performed simultaneously on one chip, the device has a security function against illegal rewriting after data are written once, while the device can be provided with a memory cell array block MA storing the information requiring no rewrite.例文帳に追加

任意のメモリセルアレイブロックＭＡからの読み出し動作と、他のメモリセルアレイブロックＭＡの書き込みまたは消去動作とを１チップ上において同時に実行できる不揮発性半導体記憶装置１において、ライトステートマシン（ＷＳＭ）７によってブロックロック設定部Ｌにブロックロック（ロックビット）を設定することで、１回データを書き込んだ後の不正書き換えに対するセキュリティ機能を有すると共に書き換えを必要としない情報を格納するメモリアレイブロックＭＡを設けることができる。 - 特許庁

The controlling circuit selects a second memory cell in which a reading current flowing after the selection transistor is turned on becomes a maximum value as a second reference cell from a second cell array under a state that the same first logic causing the resistance value to increase is stored in all of a plurality of second memory cells.例文帳に追加

制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。 - 特許庁

To provide a semiconductor memory device capable of highly precisely discriminating the information of a memory cell even though a space of distributions of cell current values of data 0 and data 1 of a plurality of memory cells in a memory cell array is extremely narrow or the distributions of them are happened to be overlapped.例文帳に追加

メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。 - 特許庁

To improve display quality of a liquid crystal display device by reinforcing pressure resistance between both substrates with a post spacer, which uniformly maintains the gap between the array substrate and the counter substrate, and preventing local uneven cell thickness in a liquid crystal cell from being generated by pressure added when the liquid crystal cell is manufactured.例文帳に追加

アレイ基板及び対向基板間の間隙を均一に保持する柱状スペーサによる両基板間の耐圧性を強化し、液晶セル作製時に加えられる圧力により液晶セルに局所的にセル厚ムラが生じるのを防止して液晶表示装置の表示品位を向上する。 - 特許庁