「array cell」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

A nonvolatile semiconductor storage device relating to one embodiment includes a memory cell array provided with a plurality of memory cells, and a control circuit for applying read-out voltage to a selected memory cell and also applying read-out pass voltage to a non-selected memory cell to execute read-out operation.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、選択メモリセルに読み出し電圧を印加するとともに、非選択メモリセルに読み出しパス電圧を印加して読み出し動作を実行する制御回路とを備える。 - 特許庁

This device is provided with a plurality of cell blocks Block0- Block1023 in which a memory cell array is divided, and a plurality of ROM blocks Block-ROM0, Block-ROM1 which are provided as a storage region which cannot be rewritten freely by a user, which have respectively storage capacity being smaller than each cell block, and to which different block addresses are allotted.例文帳に追加

メモリセルアレイが分割された複数のセルブロックBlock0〜Block1023 と、ユーザーが自由に書き換えられない記憶領域として設けられ、それぞれ各セルブロックよりも小さな記憶容量を有し、それぞれ異なるブロックアドレスが割り当てられた複数のＲＯＭブロックBlock-ROM0、Block-ROM1とを具備する。 - 特許庁

A controlling circuit selects a first memory cell in which a reading current flowing after a selection transistor is turned on becomes a maximum value as a first reference cell from a first cell array under a state that the same first logic causing a resistance value to increase is stored in all of a plurality of first memory cells.例文帳に追加

制御回路は、複数の第１のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを第１の参照セルとして第１のセルアレイから選定する。 - 特許庁

An actuator 9 and a solar cell 10 are formed on a semiconductor substrate 1 in which a control circuit is laminated and formed, then the actuator 9 and the solar cell 10 are divided to form the solar cell array comprising a plurality of the solar cells 10 each of which is held by the actuator 9.例文帳に追加

制御回路を積層形成した半導体基板１上に、アクチュエータ９と太陽電池１０とを形成し、アクチュエータ９及び太陽電池１０を分割して、各々がアクチュエータ９に保持された多数の太陽電池１０からなる太陽電池アレイを形成する。 - 特許庁

When storing a plurality of data to the storage area L2 of a nonvolatile memory cell MC1 and the storage area L1 of a nonvolatile memory cell MC2 in a memory cell array 12, a first control circuit 200 closes a switch circuit SW52 to output a prescribed write level VCCW to a bit line BL2.例文帳に追加

メモリセルアレイ１２内の不揮発性メモリセルＭＣ１の記憶領域Ｌ２と不揮発性メモリセルＭＣ２の記憶領域Ｌ１とに複数のデータを記憶するとき、第１制御回路２００はスイッチ回路ＳＷ５２をオンさせ、所定の書込電位ＶＣＣＷをビット線ＢＬ２に出力する。 - 特許庁

To provide a magnetoresistance RAM (MRAM) of a simple structure by forming a cell array by forming a cell having a simple structure and a small cell size by storing two or more data, by coupling an MTJ (Magnetic Tunnel Junction) between a word line and a P-N diode and further coupling a plurality of cells in a NAND type between a bit line and a cell plate.例文帳に追加

ワードラインとＰ−Ｎダイオードとの間にＭＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を結合して２つ以上のデータを記憶させ、構造が簡単でセルサイズが小さいセルを具現し、さらに、ビットラインとセルプレートとの間に複数個のセルをＮＡＮＤ型に連結してセルアレイを具現することにより、簡単な構造の磁気抵抗ラム（ＭＲＡＭ）を具現する。 - 特許庁

As for each defective memory cell (unit bit defect) by a so-called random defect without providing any redundant cell array, data to be stored in the defective memory cell is held by a latch circuit 22 disposed between column data 12 and an I/O buffer 21, and the held data is output in place of the data of the defective memory cell.例文帳に追加

冗長セルアレイを持たず、所謂ランダム欠陥による各個の欠陥メモリセル（単ビット欠陥）に関して、この欠陥メモリセルに格納されようとするデータを、列データ１２と入出力バッファ２１との間に設けられたラッチ回路２２によってデータを保持し、また、該保持されたデータを欠陥メモリセルのデータに替えて出力するようにした。 - 特許庁

To provide a method for readily and efficiently catching cells in a target area in a short time and catching the cell without impairing activity of functional cell when producing a cell culture-immobilizing carrier or a cell array in which a plurality of cells are arranged and immobilized on a solid substrate and an apparatus using the method.例文帳に追加

固体基板上に複数種類からなる細胞を配列・固定化させた細胞培養固定化担体および細胞アレイの製造するにあたって、目的の領域に細胞を簡便かつ短時間で効率よく捕捉し、かつ機能性細胞の活性を損なわないで捕捉するための方法、およびその方法を用いる装置を提供すること。 - 特許庁

The flash memory includes a non-volatile memory cell array, an error correction circuit for correcting an error in first phase data stored in the non-volatile memory array and outputting second phase data, and a phase register for storing the second phase data.例文帳に追加

本発明はフラッシュメモリ装置に係り、非揮発性メモリセルアレイ、前記非揮発性メモリセルアレイに貯蔵された第１フューズデータをエラー訂正して、第２フューズデータで出力するエラー訂正回路と、前記第２フューズデータが貯蔵されるフューズレジスタを含む。 - 特許庁

The resistance value of a resistor array 7 is set by control from a memory block 10 provided with a memory cell array composed of a read only memory element electrically writable only once to which the information of the resistance value to be an optimum offset voltage is written.例文帳に追加

最適なオフセット電圧となる抵抗値の情報を書き込んだ電気的に一度だけ書き込み可能な読み出し専用のメモリ素子からなるメモリセルアレイを有するメモリブロック１０からの制御により抵抗アレイ７の抵抗値を設定する。 - 特許庁

In the graphic pattern, figures individually constituting one or more pitch fixed arrays, which are positioned in a rectangular area surrounded by the representative array pitches while using the gravity center of a figure constituting the reference array as the center, are specified as component figures of a seed cell.例文帳に追加

図形パターンにおいて、基準アレイを構成する図形の重心を中心とし、代表アレイピッチで囲まれた矩形領域内に位置する、１以上のピッチ固定アレイのそれぞれを構成する図形を、種セルの構成図形として特定する。 - 特許庁

In this manufacturing method, in order to prevent the generation of strain in assembling a cell 101 by sticking an array substrate 200 and a counter substrate 300 together, a row of columnar spacers is provided in a peripheral region 5, to be removed by scribing, on the counter substrate or the array substrate.例文帳に追加

アレイ基板と対向基板とを貼り合わせてセルを組み立てる際に歪みが生じるのを防止するために、対向基板またはアレイ基板上のスクライブ除去される周辺領域６に柱状スペーサの列１を設けておく。 - 特許庁

Preferred embodiments of the present invention can be used to rapidly navigate to one single bit cell in a memory array or similar structure, for example to characterize or correct a defect in individual bit cells in the memory array or similar structure.例文帳に追加

例えばメモリ・アレイまたは類似の構造内の個々のビット・セルの欠陥を特徴づけまたは補正するために、本発明の好ましい実施形態を使用して、メモリ・アレイまたは類似の構造内の単一のビット・セルへ迅速にナビゲートすることができる。 - 特許庁

A gap 2 which does not share a sense amplifier column is provided between specific adjacent memory cell blocks of each cell array, this gap 2 is utilized as a bank border, and change to 4 independent banks constitution can be performed by only changing connection of address wirings.例文帳に追加

各セルアレイの特定の隣接メモリセルブロック間にセンスアンプ列を共有しないギャップ２を設けて、このギャップ２をバンク境界として利用して、アドレス配線接続の変更のみにより、独立４バンク構成への変更を可能とした。 - 特許庁

A memory cell comprises a dual gate transistor, where a ferroelectric is connected to one gate part, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.例文帳に追加

一方のゲート部分に強誘電体が接続されたデュアルゲートトランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁

To provide a nonvolatile semiconductor memory device having a virtual ground array structure such that writing to which B4-HE injection technology is applied can be performed by disabling writing to a non-selected memory cell adjacent to a selected cell.例文帳に追加

選択セル隣接する非選択のメモリセルに書き込みが行われないようにしてＢ４−ＨＥ注入技術を適用した書き込みができるようにしたヴァーチャル・グラウンド・アレイ構造の不揮発性記憶装置を提供する。 - 特許庁

To reduce the number (n) of transistors being connected in series and each deciding a resistance value in a current path and the number (m) of bank selecting lines per bit contact by changing constitution of a memory cell array in a NOR type cell for mask ROM.例文帳に追加

マスクROM用NOR型セルにおいて、メモリセルアレイの構成を変更することによって、それぞれ前記電流経路中の抵抗値を決める直列接続のトランジスターの数(n)とビットコンタクト当たりのバンク選択線の本数(m)を削減する。 - 特許庁

The memory device 100 also includes a plurality of array lines having a plurality of row lines BL each one for selecting the memory cell P of a corresponding row and a plurality of column lines WL each one for selecting the memory cell P of a corresponding column.例文帳に追加

メモリ装置１００は、対応する行のメモリセルＰをそれぞれ選択する複数の行ラインＢＬと、対応する列のメモリセルＰをそれぞれ選択する複数の列ラインＷＬとを有する複数のアレイラインを有する。 - 特許庁

To provide a nonvolatile semiconductor memory device including 3-dimensional cell arrays to reduce a chip size by allowing one unit block cell array laminated in a vertical direction to share one sense amplifier unit.例文帳に追加

非揮発性半導体メモリ装置に関し、半導体メモリ装置のセルアレイを3次元で具現し、垂直方向に積層された1つの単位ブロックセルアレイが1つのセンスアンプ部を共有するようにしてチップサイズを低減させることができるようにする。 - 特許庁

The nonvolatile semiconductor memory device includes a unit cell array MAT having a first metal 27, a second metal 36 crossing the first metal 27, and a memory cell MC connected at an intersection of the first metal 27 and second metal 36 between them.例文帳に追加

不揮発性半導体記憶装置は、第１メタル２７、第１メタル２７と交差する第２メタル３６、第１メタル２７及び第２メタル３６の交差部でそれらの間に接続されたメモリセルＭＣを有する単位セルアレイＭＡＴを備える。 - 特許庁

The entire liquid crystal cell array 80 is equally warmed up with heating of the hot plate 91 and the infrared heating apparatus 92, and heat history when liquid crystal in each liquid crystal cell 81 is warmed up to an isotropic phase is made equal.例文帳に追加

これらホットプレート９１及び赤外線加熱装置９２の加熱によって液晶セルアレイ８０全体を均一に昇温させ、各液晶セル８１内の液晶が等方相まで昇温する際の熱履歴を均一にする。 - 特許庁

To provide a fault location specifying device of a memory cell array part in which potential conditions in a cell core can be adjusted without function operation when an analysis tool for specifying a fault location is applied and abnormal current caused by a fault can be generation-promoted.例文帳に追加

故障箇所特定用解析ツール適用時にファンクション動作を行わずにセルコア内電位条件を調整可能とし、故障起因の異常電流を発生促進できるメモリセルアレイ部故障箇所特定装置を提供する。 - 特許庁

The K-bit prefetch section decodes a column address in response to a second clock for accessing the memory cell array, and prefetches K data corresponding to the column address decoded from the memory cell connected to the activated word line.例文帳に追加

Ｋビットプリフェッチ部は、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする。 - 特許庁

A hydrogen barrier layer 80 covers a capacitor 56, formed at an FeRAM macro 41 comprising the FeRAM cell array and a cell operation circuit part, extending as far as to the boundary which separates the FeRAM macro and logic part.例文帳に追加

水素バリヤ層８０が、ＦｅＲＡＭセルアレイとセル動作回路部とからなるＦｅＲＡＭマクロ４１に形成されているキャパシタ５６を覆って、ＦｅＲＡＭマクロとロジック部とを相互に分離する境界まで延在している。 - 特許庁

Data writing is carried out by changing writing conditions by a writing condition setting circuit (5) after reading written data under control of a writing control circuit (4) at the time of the data writing of a variable resistive element type memory cell (M) of a memory cell array (1).例文帳に追加

メモリセルアレイ（１）の可変抵抗素子型メモリセル（Ｍ）のデータの書込時、書込制御回路（４）の制御の下に書込データを読出した後、書込条件設定回路（５）により書込条件を変更してデータの書込を実行する。 - 特許庁

In an SRAM cell array to be formed on a semiconductor layer on an insulating layer, the bodies of an access transistor and a driver transistor of each cell are isolated in units of cells through trench isolation reaching up to the insulating layer (perfect isolation).例文帳に追加

絶縁体層上の半導体層に形成されるＳＲＡＭセルアレイにおいて、各セルのアクセストランジスタおよびドライバトランジスタのボディーを、絶縁体層にまで達するトレンチ分離（完全分離）によってセル毎に分離する。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁

Consequently, a large capacitance characteristic which has been conventionally achieved only by an embedded array or a cell base IC can be achieved and a desired delay characteristic can also be obtained.例文帳に追加

従来はエンベデッドアレイやセルベースＩＣでしか対応できなかったような大容量の容量特性を得ることや、所望の遅延特性を得ることができる。 - 特許庁

To provide a cell array sorter capable of adhering each of individual cells regularly on a substrate plate and then isolating the adhered cells without damaging for recovering them.例文帳に追加

個々の細胞を規則正しく基板上に接着し且つ接着された細胞を損傷することなく遊離させ回収することが可能なセルアレイソータの提供。 - 特許庁

A memory cell array has a plurality of spaced apart isolation regions and active regions, and those regions are arranged on a substrate substantially parallel to one another in the column direction.例文帳に追加

メモリーセルアレーは離隔された複数の離隔領域及びアクティブ領域を備え、それらは基板上において縦方向に互いに実質的に平行に配置されている。 - 特許庁

To provide a programming and erasing method for a reference cell of a NROM array, which improve reduction of durability of a product, increase in loss of electric charges, and reduction of yield.例文帳に追加

製品の耐久性の低下、電荷損失の増大および歩留りの低下を改善する、ＮＲＯＭアレイの基準セルのプログラミングおよび消去方法を提供する。 - 特許庁

For example, when read/write operation of 7 bits data in which parity bits of 3 bits are added to 4 bits data is performed for a memory cell array 21, error correction is performed every 7 bits data.例文帳に追加

メモリセルアレイ２１に、例えば、４ビットのデータに３ビットのパリティビットが付加された７ビットデータのリード／ライト動作を行う際、７ビットデータ毎にエラー訂正が行われる。 - 特許庁

According to one embodiment, a semiconductor storage device is provided, which has a memory cell array, a storing part, a selecting part, a start processing part and an operation control part.例文帳に追加

１つの実施形態によれば、メモリセルアレイと記憶部と選択部と起動処理部と動作制御部とを有することを特徴とする半導体記憶装置が提供される。 - 特許庁

This device is provided with a low potential supply circuit SUPG shifting a power source potential or a ground potential of a memory cell array MARY1 in a static operation mode such as a read-write mode or the like.例文帳に追加

リード・ライトモードなどの静的動作モードにおいてメモリセルアレイＭＡＲＹ１の電源電位または接地電位をシフトさせる低電位供給回路ＳＵＰＧを備える。 - 特許庁

To provide a method for fabricating a highly reliable semiconductor storage device in which a resist layer does not become thin at the end of a memory cell array and the overetch margin is enlarged.例文帳に追加

メモリセル部分の配列端部においてレジスト層が薄くならず、オーバーエッチ・マージンを広げる高信頼性の半導体記憶装置の製造方法を提供する。 - 特許庁

To provide a resistance change element capable of binarization or multivalued configuration and of controlling a change in resistance with precision, a memory cell array, and a resistance change device.例文帳に追加

本発明によれば、２値又は多値化が可能で抵抗の変化を制度よく制御できる抵抗変化素子、本発明のメモリセルアレイ、及び抵抗変化装置を提供する。 - 特許庁

In particular, one terminal (arvss) and an another terminal (vssm) of a potential control circuit in each of the SRAM modules are connected to a cell array (cell_array) and a local power line (vssm), respectively.例文帳に追加

具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。 - 特許庁

When manufacturing process is carried out, a self-aligned memory cell, necessitating only two pieces of array related masks, which specify a bit line and a word line, can be formed.例文帳に追加

製造プロセスを実施すると、ビットライン及びワードラインを規定する２つのアレイ関連マスクのみを必要とする自己整列したメモリセルを形成することができる。 - 特許庁

The storage device 1 includes: an address conversion part 3 for converting a logical address S2 into a physical address S4; and a memory cell array 4 for storing the plurality of contents and the plurality of parameters.例文帳に追加

記憶装置１は、論理アドレスＳ２を物理アドレスＳ４に変換するアドレス変換部３と、複数のコンテンツ及び複数のパラメータが記憶されたメモリセルアレイ４とを備える。 - 特許庁

To provide beam-forming method and device of an array antenna capable of following a mobile station at a high speed at any place inside a cell.例文帳に追加

セル内のあらゆる場所で高速で移動する移動局に追従することができるアレーアンテナのビーム形成方法及びその装置を提供することを目的とする。 - 特許庁

To provide a semiconductor device comprising a memory cell array having a hierarchical bit line configuration, which has a small circuit scale and can suppress an increase in a chip area and timing skew.例文帳に追加

ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。 - 特許庁

To provide a semiconductor memory in which increase of current consumption is suppressed, a word line of a memory cell array is boosted with a low cost, and destruction of a word can be prevented.例文帳に追加

消費電流の増加を抑え、低コストでメモリセルアレイのワード線を昇圧してワードの破壊を防止することができる半導体記憶装置を提供する。 - 特許庁

To secure such a feature that voltage of word line is started after voltage of power source line attains high voltage first of all at every position, when a row of cell array is selected.例文帳に追加

本発明は、セルアレイの行を選択する際に、まず電源線の電圧が全ての位置で高電圧に達した後に、ワード線の電圧を立ち上げることを特徴とする。 - 特許庁

Access to each memory cell of a memory array 110 is made by an boosted voltage obtained by boosting the supply voltage of a battery 195 through a boosting circuit 190.例文帳に追加

メモリセルアレイ１１０の各メモリセルへのアクセスは、バッテリ１９５の電源電圧が昇圧回路１９０によって昇圧された昇圧電圧によって行われる。 - 特許庁

To provide a nonvolatile semiconductor memory device and a manufacturing method of the same, capable of reducing a distance between selection gate transistors and reducing in size a memory cell array.例文帳に追加

選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁