「cache control」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

An image, read by an image reading part 1, is converted into electronic data and stored in a memory 2 and under the control of a CPU 3, the image data in the memory 2 are written on a compact flash(CF) cache memory card loaded into a CF card slot 5.例文帳に追加

画像読み取り部１で読み取った画像を電子データに変換してメモリ２に格納し、ＣＰＵ３の制御により、ＣＦカードスロット５に装着されたＣＦ（コンパクトキャッシュメモリ）カードにメモリ２の画像データを書き込む。 - 特許庁

The cache storage 100 includes: an address range storage section 110 comprising a way limitation start address register 19 and a way limitation end address register 20; a way limitation determination section 21; a substitution way control section 17; and the like.例文帳に追加

キャッシュ記憶装置１００は、ウェイ制限開始アドレスレジスタ１９とウェイ制限終了アドレスレジスタ２０とからなるアドレス範囲格納部１１０と、ウェイ制限判定部２１、置換ウェイ制御部１７等を備えている。 - 特許庁

A sub processor A111 or D114 gives an instruction for transferring the protocol control information from a main memory 104 and storing it in a PCB cache memory 121 which can be accessed at a higher speed than the main memory 104 or the like.例文帳に追加

サブプロセッサＡ１１１又はＤ１１４は、主メモリ１０４からプロトコル制御情報を転送し、主メモリ１０４より高速アクセス可能なＰＣＢキャッシュメモリ１２１に格納するための指示等を行う。 - 特許庁

In addition to control which varies a temperature acquisition cycle in response to a temperature condition, in case of under recording of a moving image, timing is so controlled as to transmit a temperature acquisition command after processing a flash cache command.例文帳に追加

温度状態に応じて温度取得サイクルの周期を変化させる制御を行なうことに加えて、動画記録中であれば、フラッシュ・キャッシュ・コマンドを処理した後に、温度取得コマンドを投げるようにタイミング制御する。 - 特許庁

An automatic medium replacing type recorder 5 comprises optical discs 10 for cache corresponding to respective optical discs 6, and an optical disc monitoring circuit 9 for reading out video/audio information under control of a control section 2 while monitoring the state of each optical disc 6.例文帳に追加

媒体自動交換型記憶装置５には各光ディスク装置６に対応するキャッシュ用光ディスク装置１０を備え、更に、制御部２からの制御により各光ディスク装置６の状態を監視しながら映像音声情報の読み出しを行う光ディスク監視回路９を備えている。 - 特許庁

An area management part 11 divides a memory 2 into a cache area and a uncacheable area, sets a control object data size targeted by the ECC data as one byte or the like correspondingly to the partial access for the uncacheable area, and sets ECC data for data of the control object data size.例文帳に追加

領域管理部１１は、メモリ２をキャッシュ領域とキャッシュ不可領域に分け、キャッシュ不可領域はＥＣＣデータが対象とする制御対象データサイズをパーシャルアクセスに対応させて１バイト等とし、制御対象データサイズ分のデータに対してＥＣＣデータを設ける。 - 特許庁

To effectively reduce power consumption when performing specific control processing by a power source of an onboard battery during an engine stop, in an engine-controlling electronic control device having a microcomputer adopting at least one of a multi-core configuration and a cache memory-mounted configuration.例文帳に追加

マルチコア構成及びキャッシュメモリ搭載構成の少なくとも一方が採用されたマイクロコンピュータを備えたエンジン制御用電子制御装置において、エンジン停止中に車載バッテリの電源により特定の制御処理を行う際の消費電力を効果的に低減する。 - 特許庁

In accessing to the medium other than HDD, the falling detection control is invalidated after retreating the head of HDD, and when preceding processing is recording processing to HDD, the falling detection control is invalidated after completion of sweeping processing of an internal cache in the HDD and head retreating.例文帳に追加

ＨＤＤ以外のメディアへアクセスする際は、ＨＤＤのヘッドの退避後に落下検出制御を無効化し、先行処理がＨＤＤに対する記録処理の場合は、ＨＤＤ内部キャッシュの掃き出し処理とヘッド退避を実行して落下検出制御を無効化する。 - 特許庁

A semiconductor device comprises a DRAM 30, a cache memory 14 for retaining data of the DRAM 30, a CPU 12 connected with a bus 11, and a DRAM control circuit 16 connected between the bus 11 and DRAM 30 and performs access control to the DRAM 30 according to the access instruction transmitted from the bus 11.例文帳に追加

半導体装置は、DRAM３０と、このDRAM３０のデータを保持するためのキャッシュメモリ１４と、バス１１に接続されたCPU１２と、バス１１とDRAM３０との間に接続され、バス１１から送られてくるアクセス指示に従い、DRAM３０に対してアクセス制御を行うDRAM制御回路１６とを備えている。 - 特許庁

The memory control processor 102 of the host 100 of priority use uses a cache memory 105 for accessing data in the data area until the cancel of priority use and the memory control processor 102 of the other host 100 does not access the data in the data area during that use.例文帳に追加

優先使用のホスト１００の記憶制御プロセッサ１０２は、優先使用解除までの間は前記データ領域のデータのアクセスにキャッシュメモリ１０５を使用し、他のホスト１００の記憶制御プロセッサ１０２は、その間は前記データ領域のデータについてはアクセスを行わない。 - 特許庁

On some conditions, such as control by a CPU 2, by a factor of an instruction set 8 fetched from a cache memory 31, the second priority control function 36 changes the priority data 34 and sets a specific line of the priority data 34 to a low or old level to cause it to be rewritten earliest.例文帳に追加

第２の優先度制御機能３６は、キャッシュメモリ３１からフェッチされた命令セット８を要因とする幾つかの条件、たとえばＣＰＵ２の制御により、優先データ３４を変更し、特定のラインの優先データ３４を低くあるいは古くして最も早く書換えられるようにする。 - 特許庁

When a CPU 2 which incorporates a cache 5 and a prefetch control section 6, an IC 8 for control and a ROM 4 in which a control program 3 to be executed by the CPU 2 are connected to a common bus 9, a bus bridge 10 and a multiplexer 13 permit access to the ROM 4 only when a prefetch signal is active.例文帳に追加

共通バス９に対して、キャッシュ５及びプリフェッチ制御部６を内蔵するＣＰＵ２と、制御用ＩＣ８と、ＣＰＵ２によって実行される制御プログラム３が記憶されるＲＯＭ４とが接続されている場合に、バスブリッジ１０及びマルチプレクサ１３は、ＲＯＭ４に対するアクセスをプリフェッチ信号がアクティブである場合にのみ許可する。 - 特許庁

Based on the acquired other system state information and own system state information which is decided by a battery and a nonvolatile memory of the first control module and indicates the data saving possibility of the cache memory of the first control module, the CPU of the first control module determines whether the disk array apparatus should be set in a write-back state or a write-through state.例文帳に追加

第１の制御モジュールのＣＰＵが、第１の制御モジュールのバッテリ及び不揮発性メモリによる、第１の制御モジュールのキャッシュメモリについてのデータ退避可否を示す自系状態情報と、取得した他系状態情報とに基づいて、ディスクアレイ装置をライトバック状態とするか又はライトスルー状態とするかを決定する。 - 特許庁

This disk controller 1 has a cache memory 14 for storing one part of data, a control table 20 for indicating whether a track of the storage disk device 2 is initialized to a prescribed track format or not, and control units 10, 12 for preparing a track format pattern with respect to an input/output request from a host 3, while referring to the control table 20.例文帳に追加

デイスク制御装置（１）は、データの一部を格納するキャッシュメモリ（１４）と、記憶デイスクデバイス（２）のトラックが所定のトラックフォーマットに初期化済みか否かを示す管理テーブル（２０）と、ホスト（３）からの入出力要求に対し、管理テーブル（２０）を参照して、前記トラックフォーマットパターンの作成を行う制御ユニット（１０、１２）とを有する。 - 特許庁

In a disk drive 1 having a cache controller 11 that performs cache control using a buffer memory 20 divided into segments and managed, sequential hit test is executed on each segment in accordance with the requested access range designated by a read or write command coming from a host system 30, and the hit upper-limit LBA set for each segment is updated when a mishit occurs.例文帳に追加

セグメントに分割して管理するバッファメモリ２０を使用したキャッシュ制御を実行するキャッシュコントローラ１１を有するディスクドライブ１において、ホストシステム３０からのリード又はライトのコマンドによる要求アクセス範囲に応じて、セグメント毎にシーケンシャルヒット判定を実行し、ミスヒットの場合にセグメント毎に設定されたヒット上限ＬＢＡを更新する構成である。 - 特許庁

Each node on a network is provided with a cache part 17 for caching information expressing the existing place of a resource included in another node and a control part 13 for retrieving the cache part 17 when a lookup command is received, and when the retrieval hits, making the lookup command disappear, and immediately returning a hit replay corresponding to the lookup command.例文帳に追加

ネットワーク上の各ノードは、他のノードが備えるリソースの在り処を表す情報をキャッシュ記憶するキャッシュ記憶部１７と、ｌｏｏｋｕｐコマンドを受信したときにキャッシュ記憶部１７を検索し、この検索にヒットした場合にはｌｏｏｋｕｐコマンドを消滅させ、それに対応するｈｉｔリプライを直ちに返すように制御する制御部１３とを備える。 - 特許庁

A control circuit 11 obtains large ring buffer 14-1 during sequential writing, and performs a retry to return an adjacent track according to the return sector area of the ring buffer 14-1 when a write error occurs in cache data of the ring buffer 14-1.例文帳に追加

制御回路（１１）が、シーケンシャルライト時に、リングバッファ（１４−１）を大きく取得し、リングバッファ（１４−１）のキャッシュデータのライトエラー時に、リングバッファ（１４−１）の戻しセクタ領域のデータにより、隣接トラックまでさかのぼってリトライする。 - 特許庁

The server part of a host computer for control repeats the successive reading of the registered data of a refresh table, and inquires the state of a device in an address range indicated by each registered data to a programmable logical controller(PLC), and stores it in a cache memory.例文帳に追加

制御用ホストコンピュータのサーバ部は、リフレッシュテーブルの登録データの順次読み出しを繰り返すと共に、各登録データが示すアドレス範囲のデバイスの状態をプログラマブル・ロジック・コントローラ（ＰＬＣ）に問い合わせ、キャッシュメモリに格納する。 - 特許庁

When the data are received by a shift register 36, the received data are compared with patterns R: 32 to 32n as preset data patterns in a comparison part 34 and the data and a pattern number as a code to indicate the data pattern are transmitted to a buffer managing part 14 by a cache control part 30.例文帳に追加

入力データを所定のデータパターンと比較し、入力データがデータパターンと一致した場合に、バッファメモリに該データパターンを示す符号を記録し、該符号に対応したデータを再生して出力するよう構成する。 - 特許庁

To provide a disk array device that improves response performance while maintaining data consistency even when a write request is received from a host device by a controller that has no master authority, and to provide a disk array system and a cache control method.例文帳に追加

マスター権限を有しないコントローラ側にホスト装置からのライト要求があった場合にも、データの一貫性を維持しつつ、応答性能の向上を図るディスクアレイ装置、ディスクアレイシステム、及びキャッシュ制御方法を提案する。 - 特許庁

The disk array device includes: a first disk; a second disk having a writing speed lower than that of the first disk; a control unit for controlling writing into each disk; and a cache memory for tentatively storing externally received data.例文帳に追加

ディスクアレイ装置は、第１のディスクと、第１のディスクよりも書込み速度が低速な第２のディスクと、各ディスクの書き込みを制御する制御部と、外部から受信したデータが一時的に書き込まれるキャッシュメモリと、を備える構成である。 - 特許庁

The control engine utilizes the computing resources of a link server device and takes the charge of a task for requesting a lot of computing powers and memories such as the processing of URL request, interpretation of mark-up language file and management of data cache and change state.例文帳に追加

制御エンジンは、リンクサーバー装置のコンピューティングリソースを利用し、URL リクエストの処理、マークアップ言語ファイルの解釈、データキャッシュ及び変化状態の管理等の、大量のコンピューティングパワー及びメモリーを要求するタスクを担当する。 - 特許庁

Furthermore, the cache buffer is duplexed, and a buffer control part duplicates the region of elements during use in the buffer in the active state to a buffer in an inactive state, and replaces the buffer in the active state with the buffer in the inactive state.例文帳に追加

更に、キュッシュバッファを２重化し、バッファ制御部が、活動状態のバッファにおいて使用中の要素の領域を非活動状態のバッファに複製した後、活動状態のバッファと非活動状態のバッファを入れ替える。 - 特許庁

When data update is requested from a host device, a main control part 100 judges which disk cache part 400 or 500 is to be used from a striping group to which a stripe corresponding to the requested update data belongs.例文帳に追加

主制御部１００は、ホスト装置からデータ更新が要求された場合、要求された更新データに対応するストライプが属するストライピンググループから、ディスクキャッシュ部４００または５００のいずれを使用するか判断する。 - 特許庁

A cache control part 15 of a portable terminal 10 receives a request to access an instance of an object which defines data which the application 13 refers to, and if the instance of the object does not exist, generates the instance of the object and a counter.例文帳に追加

携帯端末１０のキャッシュ制御部１５は、アプリケーション１３が参照するデータを規定したオブジェクトのインスタンスへのアクセス要求を受け、該オブジェクトのインスタンスが存在しない場合は、オブジェクトのインスタンスと、カウンタを生成する。 - 特許庁

In this file control device, a control means 103 writes, upon receiving a writing request from the requesting source 111, written data transferred to a cache means 102 into a storage device 112 while adding identification information thereto, and adds the identification information also to format information of a writing destination track recorded in the tack format table 113.例文帳に追加

制御手段１０３は、要求元１１１から書き込み要求を受け取ると、キャッシュ手段１０２に転送された書き込みデータに識別情報を付加して、記憶装置１１２に書き込み、トラックフォーマットテーブル１１３に記録された書き込み先トラックのフォーマット情報にもその識別情報を付加する。 - 特許庁

When abnormal temperature is detected by a measurement part 17, the operation control part 16 controls a power control part 18 and stops power supply for a hard disc drive 20 after time required for writing all data stored in cache memory within the hard disc drive 20 has passed after the detection of the abnormal temperature.例文帳に追加

測定部１７により異常温度が検出されたとき、動作制御部１６は、異常温度が検出されてから、ハードディスクドライブ２０の内部のキャッシュメモリに保持されている全てのデータの書き込みに必要な時間が経過した後、電力制御部１８を制御し、ハードディスクドライブ２０への電力の供給を停止させる。 - 特許庁

The image processing device is composed of a page buffer, an engine, a font cache memory for temporarily caching font images corresponding to character codes, a receiving buffer, a font ROM 11 and HDD 12 storing fonts, a character generation unit, a character management unit, and a control unit.例文帳に追加

ページバッファ、エンジン、文字コードに対応するフォントイメージを一時的にキャッシュするフォントキャッシュメモリ、受信バッファ、フォントが入っているフォントＲＯＭ１１及びＨＤＤ１２、文字生成部、文字管理部、制御部から構成される画像処理装置である。 - 特許庁

The cache memory control circuit controls activation of tag memories 38a-38d and data memories 40a-40d of the plurality of sets 21a-21d, according to the count values of the plurality of counters 32a-32d and 34a-34d.例文帳に追加

そして、キャッシュメモリ制御回路は、複数のカウンタ３２ａ〜３２ｄ及び３４ａ〜３４ｄのそれぞれのカウント値に応じて、複数のセット２１ａ〜２１ｄのそれぞれのタグメモリ３８ａ〜３８ｄ及びデータメモリ４０ａ〜４０ｄの活性化を制御する。 - 特許庁

A cache control unit 101 receives a feed concerned with an optional site and judges whether a rich content specified from the feed out of contents stored in a content server 103 is to be cached or not based on the number of readers of the received feed.例文帳に追加

キャッシュ制御装置１０１は、任意のサイトに関するフィードを受信し、受信されたフィードの購読者数に基づいて、コンテンツサーバ１０３に格納されているコンテンツのうち、フィードから特定されるリッチコンテンツをキャッシュするか否かを判断する。 - 特許庁

A control server which controls a physical data area as a virtual data area comprises an instruction sending means which sends an instruction to a corresponding storage device to retrieve data from a disc onto a cache according to an access request from servers.例文帳に追加

ストレージ装置の物理的データ領域を仮想データ領域として管理する管理サーバが、各サーバから受け付けたアクセス要求に基づいて、データをディスクからキャッシュ上に読み出すよう、該当するストレージ装置に命令を発行する手段を有する。 - 特許庁

The first control circuit compares address information of an address register to which address information corresponding to information stored in the cache memory can be set, with address information of the first and the second busses by first and second comparators.例文帳に追加

上記第１制御回路は、上記キャッシュメモリに格納されている情報に対応したアドレス情報のセットが可能にされたアドレスレジスタのアドレス情報と、上記第１と第２バスのアドレス情報とを第１と第２コンパレータでそれぞれ比較する。 - 特許庁

When a cache control part 28 receives a writing access from a host device, it extends writing data in a data buffer area of a memory, informs the host device of normal completion and then writes the writing data extended in the data buffer area into a storage medium.例文帳に追加

キャッシュ制御部２８は、上位装置から書込アクセスを受けた際に、書込データをメモリのデータバッファ領域に展開して上位装置に正常終了を通知し、その後にデータバッファ領域に展開した書込データを記憶媒体に書込む。 - 特許庁

A CPU 101 controls a memory field accessed by a scanner interface 114, a CCD compensating section 113, an output image processing section 112, and printer interface 111, and performs coherency control disabling contents of cache memories 120 and 121 if necessary.例文帳に追加

ＣＰＵ１０１は、スキャナインターフェース１１４、ＣＣＤ補正部１１３、出力画像処理部１１２、プリンタインターフェース１１１がアクセスするメモリ領域を管理し、必要に応じてキャッシュメモリ１２０，１２１の内容を無効化する等のコヒーレンシ管理を行う。 - 特許庁

The RIP unit 120 having received the "creating" response, according to setting, performs control of whether to wait for creation completion of the cache data of the object by the other RIP unit 120 or to perform RIP processing on PDL data of the object without waiting.例文帳に追加

「作成中」応答を受け取ったＲＩＰ部１２０は、設定に従い、他のＲＩＰ部１２０による当該オブジェクトのキャッシュデータの作成完了を待つか、待たずに当該オブジェクトのＰＤＬデータをＲＩＰ処理するかの制御を行う。 - 特許庁

The cache control method for this disc device comprises judging whether the read request from the host device is the skip request or not from the address information stored in an address storage means, calculating a skip address that is the address to be read next by the skip request when the skip request is judged, and selecting the information for the area designated by this skip address to execute a skip cache.例文帳に追加

本発明のディスク装置のキャッシュ制御方法は、アドレス保存手段に保存されている前記アドレス情報からホスト装置からの読出し要求がスキップ要求であるか否かを判定し、スキップ要求であると判定された場合、スキップ要求により次に読出すアドレスであるスキップアドレスを算出して、このスキップアドレスにより指定された領域の情報を選択して、スキップキャッシュを実施する。 - 特許庁

A digital cache transfer control part 100 transfers the value accumulated in the contact type IC card to a non-contact type IC chip 20 within its own machine through a card interface 10 according to the request from a user through a key input part 30.例文帳に追加

電子マネー転送制御部１００は、キー入力部３０を通じた利用者からの要求に応じ、カードインターフェイス１０を通じて、接触型ＩＣカードに蓄積されるバリューを、自機内の非接触型ＩＣチップ２０に転送するようにしたものである。 - 特許庁

At the receiving of the reading request of a predetermined logical address(LBA) from a diskless PC 1002, a data transfer control part 1008 of a cache device 1004 inquires for the storage location of access pattern information to an IP name server device 1017, and acquires access pattern information.例文帳に追加

キャッシュ装置１００４のデータ転送制御１００８部は、ディスクレスＰＣ１００２から、既定の論理アドレス（ＬＢＡ）の読出要求を受け取ると、ＩＰネームサーバ装置１０１７にアクセスパタン情報の格納場所を照会して、アクセスパタン情報を取得する。 - 特許庁

To provide a memory controller and a memory control method for shortening the execution time of a storage operation in a storage medium even when a series of write data having relationship to specific write data are discontinuously temporarily stored in a cache memory.例文帳に追加

特定の書込データとの間に関連性を有する一連の書込データがキャッシュメモリに不連続に一時記憶された場合であっても、記憶媒体への記憶動作の実行時間を短縮させることが可能なメモリ制御装置及びメモリ制御方法を提供する。 - 特許庁

When referring to a memory from a CPU, a compare address generated by the compare generating part of a cache control part is compared with addresses from address tag parts 61 and 62 dedicated to nodes #1 and #2 by comparators 63 and 64 and the result is reported to a data selector 68 by a signal line.例文帳に追加

ＣＰＵからのメモリ参照時に、キャッシュ制御部のコンパレート生成部によって生成されたコンパレートアドレスはコンパレータ６３，６４でノード＃１，＃２専用のアドレスタグ部６１，６２からのアドレスと比較され、その結果が信号線によってデータセレクタ６８に通知される。 - 特許庁

To provide a communication proxy device for realizing access to latest information data at high speed while utilizing a cache and realizing high- speed access control by a simple instruction without changing a server device or a client device for an access request to information data.例文帳に追加

情報データへのアクセス要求に対して、サーバ装置やクライアント装置を変更せずに、キャッシュを生かしながら高速でかつ最新の情報データへのアクセスを実現し、かつ、簡単な指示で高速なアクセス制御を実現する通信プロキシ装置を提供する。 - 特許庁

The cache memory control circuit includes a plurality of counters 32a-32d and 34a-34d, which are provided for each of sets 21a-21d and memory spaces A and B, to count data of a corresponding memory space stored in a corresponding set.例文帳に追加

キャッシュメモリ制御回路は、それぞれがセット２１ａ〜２１ｄ毎及びメモリ空間A及びB毎に設けられ、それぞれが対応するセットに対応するメモリ空間のデータがいくつ格納されているかをカウントする複数のカウンタ３２ａ〜３２ｄ及び３４ａ〜３４ｄを有する。 - 特許庁

A control part 11 allocates a part of the nonvolatile semiconductor memory 14 to a logical address space so that it is used as a storage area of actual data, and uses other part of the nonvolatile semiconductor memory 14 as a nonvolatile cache area of the storage part 16.例文帳に追加

そして、制御部１１は、不揮発性半導体メモリ１４の一部を、実データの記憶領域として使用すべく論理アドレス空間に割り当て、当該不揮発性半導体メモリ１４のその他の一部を記憶部１６の不揮発性キャッシュ領域として使用する。 - 特許庁

The flash of the address of the address array 25 is performed on the basis of the address transmitted from the flash address arrays 24, 34, and the flash processing is terminated when a cache control circuit 23 receives END signals from both of the master unit 2 and the slave unit 3.例文帳に追加

フラッシュアドレスアレイ２４，３４から送出されたアドレスを基にアドレスアレイ２５の該当アドレスのフラッシュを行い、キャッシュ制御回路２３がマスタユニット２とスレーブユニット３との両方からのＥＮＤ信号を受信していた場合にフラッシュ処理を終了する。 - 特許庁

The cache memory system is provided with a 1st auxiliary storage element 42 for storing 1st information extracted from much information stored in a lower memory element 48 to be referred to by a central control part 40 and a 2nd auxiliary storage element 44 for storing 2nd information including the 1st information.例文帳に追加

中央制御部40が参照する下位メモリ素子48に記憶された大量の情報から取り出される第１情報が格納される第１補助記憶素子42、及び第１情報が含まれる第２情報が格納される第２補助記憶素子44を用意する。 - 特許庁