「clock source」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

The clock is supplied to a digital circuit block 102 in a state of changing a frequency step-by-step while taking a specific period when a mode is transferred from a low power consumption mode to a regular operation mode, or in reverse, whereby a sudden change of the power source current caused by the ON/OFF of the clock is reduced, which reduces the noise generation.例文帳に追加

低消費電力モードから通常動作モード、あるいはその逆に移行する際、所定の期間をかけて、段階的に周波数を変化させながらクロックをディジタル回路ブロック１０２へ供給することで、クロックＯＮ／ＯＦＦ時に起因する急激な電源電流変化を押さえ、発生ノイズの低減を図る。 - 特許庁

An upper bit control section 340 uses a predetermined frequency-divided clock generated by the frequency dividing operation of the lower bit control section 330 as a shift clock, sets a shift output of each shift register in a shift register section 342 to H sequentially, and selects a high-order current source cell 355 of the same weighting current sequentially using the shift output.例文帳に追加

上位ビット制御部３４０は、下位ビット制御部３３０の分周動作で生成される所定分周クロックをシフトクロックとして使用してシフトレジスタ部３４２内の各シフトレジスタのシフト出力を順次Ｈにし、このシフト出力を使用して同一重付け電流の上位電流源セル３５５を順次選択する。 - 特許庁

The source driver 101 raises the sampling pulse at the rise of the clock signal SCKB and causes the sampling pulse to fall at the rise of the clock signal SCK and therefore the superposition of the sampling pulses is obviated and thereby the occurrence of a variation and stripe pattern in the displayed videos is prevented and the high-sharpness videos can be displayed.例文帳に追加

このようにソースドライバ１０１は、クロック信号ＳＣＫＢの立ち上がりでサンプリングパルスを立ち上げ、クロック信号ＳＣＫの立ち上がりでサンプリングパルスを立ち下げるので、サンプリングパルスの重なりが防止されることにより、表示映像にざらつきや縞模様を生じることがなく、高画質な映像を表示できる。 - 特許庁

The power source of a communication means such as S.S. communication device 36 is switched on or switched off in a constant cycle, and with a wake-up signal from a communication means received a signal from the outside, the CPU 37 switches from the low speed clock 37A to the high speed clock 37B to transmit the individual-related information.例文帳に追加

また、Ｓ．Ｓ．通信器３６等の通信手段の電源を一定周期で入切制御するとともに、外部からの信号を受信した通信手段からのウェイクアップ信号によりＣＰＵ３７を低速クロック３７Ａから高速クロック３７Ｂに切り換えて個体関連情報の送信処理を行う。 - 特許庁

For at least one of a plurality of laser light sources, the clock selection circuit outputs a scanning clock from a plurality of scanning clocks prepared in advance and having different oscillation frequencies on the basis of the information of the oscillation wavelength of the laser beam outputted from the laser light source.例文帳に追加

クロック選択回路は、複数のレーザ光源の中の少なくとも１つのレーザ光源について、あらかじめ用意されている発振周波数の異なる複数の走査クロックの中から、レーザ光源から出力されるレーザ光の発振波長の情報に基づいて１つの走査クロックを選択的に出力する。 - 特許庁

A pixel clock controlling circuit 23 makes the transition timing of pixel clocks variable based on the comparison result between phase data 21 that instruct the transition timing and high frequency clocks generated by a high frequency clock generating circuit 20 and beam spot position is corrected by inputting the signals, in which the phases of the pixel clocks are shifted, into a light source 24.例文帳に追加

遷移タイミングを指示する位相データ２１と、高周波クロック生成回路２０で生成された高周波クロックとの比較結果を基に、画素クロック制御回路２３は画素クロックの遷移タイミングを可変にし、画素クロックの位相をシフトさせた信号を光源２４に入力することにより、ビームスポット位置を補正する。 - 特許庁

An upper bit control section 340 employs, as a shift clock signal, a predetermined frequency-divided clock signal produced through the frequency-division operation of the lower bit control section 330, sequentially changes a shift output of each shift register in a shift register section 342 into H, and, using this shift output, sequentially selects an upper order current source cell 355 of the same weighted current.例文帳に追加

上位ビット制御部３４０は、下位ビット制御部３３０の分周動作で生成される所定分周クロックをシフトクロックとして使用してシフトレジスタ部３４２内の各シフトレジスタのシフト出力を順次Ｈにし、このシフト出力を使用して同一重付け電流の上位電流源セル３５５を順次選択する。 - 特許庁

To check a frequency deviation through the use of a frequency deviation circuit by using an oscillator in a detector for a reference clock source even when the detector receives no reference clock from the outside of the detector.例文帳に追加

装置外部から基準クロックが装置内へ入力されない場合でも、装置内に搭載されている発振器を基準クロック源にすることにより、周波数逸脱回路を用いて周波数逸脱判定を行うことを可能とした周波数逸脱検出装置、伝送装置及び周波数逸脱検出方法を提供する。 - 特許庁

The fixing unit temperature control device includes: a divider 31 that creates an internal clock so that a ratio between the frequency of a zero-cross signal and the frequency of the internal clock is always constant; and a power supply rate comparator 38 that outputs a signal for starting power source supply to a heater 21 when a fixed number is counted.例文帳に追加

ゼロクロス信号の周波数と内部クロックの周波数との比率が常に一定となるように内部クロックを作成する分周器３１と、作成された内部クロック数をカウントし、一定のカウント数をカウントするとヒータ２１への電源供給を開始させる信号を出力する通電率コンパレータ３８を具備する。 - 特許庁

To provide the clock indicating device of an electronic equipment with a timer function capable of realizing to report that a clock is correctly operating to a user surely when a pre-set timer operation program is in stand-by state without using the power consumption so much or without providing another power source circuit or raising the cost.例文帳に追加

設定済みのタイマー動作プログラムの待機状態のときに正規に時計が作動していることをユーザーに確実に知らしめることを、表示器の消費電力を多く要したり、別電源回路を設けることなくコストアップすることなく実現できるタイマー機能付き電子機器の時計表示装置を提供する。 - 特許庁

A high-order bit control unit 340 uses a prescribed division clock generated by the division operation of the low-order bit control unit 330 as a shift clock, sets the shift output of each shift register in a shift register section 342 to a high level successively, and uses the shift output for selecting the high-order current source cell 355 of the same weighting current successively.例文帳に追加

上位ビット制御部３４０は、下位ビット制御部３３０の分周動作で生成される所定分周クロックをシフトクロックとして使用してシフトレジスタ部３４２内の各シフトレジスタのシフト出力を順次Ｈにし、このシフト出力を使用して同一重付け電流の上位電流源セル３５５を順次選択する。 - 特許庁

An IC chip 46 of a toner box 45 and a CPU 47 of a digital copying machine 1 are connected across a connector 50 by a power source line 51, a GND line 52, a clock line 53, a data line 54 and a mounting line 55.例文帳に追加

トナーボックス４５のＩＣチップ４６とディジタル複写機１のＣＰＵ４７とをコネクタ５０を介して電源ライン５１、ＧＮＤライン５２、クロックライン５３、データライン５４及び装着ライン５５によって接続した。 - 特許庁

The system supplies necessary circuits with standby power, when the electric apparatus shifts to a standby mode, making use of charge power source 7 for backup to be used for the backup of the clock counter of, for example, an electric apparatus.例文帳に追加

例えば電気機器の時計用カウンタのバックアップに用いるバックアップ用充電電源７を利用して、電気機器が待機モードに移行したときに、必要な回路部に対して待機電力を供給させる。 - 特許庁

When the operation requesting the clock display is made by the receiver 10A during the OFF state of power, the system power source part 19 is controlled by the control part 16A, and the VSYS is temporarily started and supplied to a display part 14 to display the data and time.例文帳に追加

これと異なり、電源オフ中に、レシーバ10A で時計表示要求操作をすると、コントロール部16A はシステム電源部19を制御し、一時的に、Ｖ_SYS を立ち上げて表示部14に給電させ、日時情報を表示させる。 - 特許庁

When a state that the transfer of data through an ATAPI command data I/F 11 is not operated is continued for a prescribed time or more, a CPU 12 outputs a sleep mode to a clock generator 15 and a drive power source block 17 so that the sleep mode can be set.例文帳に追加

CPU１２は、ATAPIコマンドデータI/F１１を介してデータの授受が行われない状態が所定時間以上継続すると、スリープモードをクロックジェネレータ１５およびドライブ電源ブロック１７に出力し、スリープモードにする。 - 特許庁

To provide a communication device which can eliminate troublesome time adjustment works accompanying the supply interruption of a main power source by a method, wherein power supply to a clock device is maintained when the voltage of an interrupt compensating backup battery is lowered.例文帳に追加

停電補償用バックアップ電池の電圧低下時に、時計装置への電圧供給を維持することにより、メイン電源の停電に伴う煩瑣な時刻調整作業を不要とし得る通信装置を提供する。 - 特許庁

To shorten a transmission-impossible time in each transmission path caused by changing a clock source to a device of a different transmission path even when a system is made to have a configuration in which a plurality of transmission paths are connected to each other.例文帳に追加

システムを複数の伝送路を接続した構成とする場合でも、クロック源を異なる伝送路のデバイスに変更したことに伴って生じる各伝送路における伝送不能時間を短縮できるようにする。 - 特許庁

The verification support device 100 can specify the delay cycle number 121 by detecting a node on a path of the investigation object variable 111 of the RTL source code 113 for each clock domain of the respective nodes.例文帳に追加

検証支援装置１００では、ＲＴＬのソースコード１１３における調査対象変数１１１のパス上のノードを各ノードのクロックドメインごとに検出することによって遅延サイクル数１２１を特定できる。 - 特許庁

If an operation for turning the power source of the home appliance 10 on is performed by a user, power-on is allowed when the present time obtained from the local clock unit is within the effective duration represented by the held information.例文帳に追加

そして、家電機器１０に対してユーザにより電源ＯＮの操作がなされると、ローカル時計部から得た現在の時刻が、保持している情報で示される有効期限内である場合に、電源ＯＮを許可する。 - 特許庁

When a clock signal CLK of high precision generated from the oscillation circuit 2 is used, an external terminal OPad3 provided at an external low potential side power source Vss side is connected to an external terminal OPad 1.例文帳に追加

発振回路２から生成される高精度のクロック信号ＣＬＫを使用する場合、外部の低電位側電源Ｖｓｓ側に設けられた外部端子ＯＰａｄ３と外部端子Ｏｐａｄ１の間を接続する。 - 特許庁

To indirectly judge a drop in the source voltage of a battery and warn a user of it by checking if the time of an internal electronic clock is not coincident with the time indicated by a hand, without monitoring the voltage of the battery.例文帳に追加

電池の電圧を監視するのではなく、内部電子時計の時刻と指針の指す時刻との不一致をチェックすることで、間接的にバッテリーの電源電圧低下を判断し、これをユーザーに警告する。 - 特許庁

The boosting circuit 10 switches transistors T1-T3 conforming to clock signals CLK, /CLK, charges a plurality of capacitors C1, C2 based on the power source voltage Vdd, and generates output voltage VOUT.例文帳に追加

昇圧回路１０は、クロック信号ＣＬＫ，／ＣＬＫに従ってトランジスタＴ１〜Ｔ３をスイッチングして、電源電圧Ｖｄｄに基づいて複数のキャパシタＣ１，Ｃ２を充電させて出力電圧をＶ_OUTを生成する。 - 特許庁

A comparator 22 compares a sine wave signal being inputted from a signal source 20 capacity coupled through a capacitor 24 to Vac terminal with a DC reference signal being inputted to Vdc terminal thus generating a clock signal.例文帳に追加

コンパレータ２２は、コンデンサ２４で容量結合された信号源２０からＶac端子に入力される正弦波信号を、Ｖdc端子に入力される直流の基準信号と比較してクロック信号を生成する。 - 特許庁

In the optical transmitter, the phase of CW light emitted from a light source 1 is modulated by an electric clock signal having the 1/2 frequency of a bit rate frequency of a data signal in an optical phase modulator 21.例文帳に追加

光送信器において、光源１から出射されたＣＷ光は光位相変調器２１においてデータ信号のビットレート周波数の１／２周波数を有する電気クロック信号によって位相変調される。 - 特許庁

To provide an integrated circuit 11 having a frequency detecting circuit which supplies one or more digital signals to a current source according to the detected operation frequency of a generated reference clock.例文帳に追加

生成された基準クロック４８の検出された動作周波数に基づいて、一つまたはそれ以上のデジタル信号５０を電流源２６に与える周波数検出回路２２を有する集積回路１１を提供する。 - 特許庁

A controller 100 stops intentionally the operation of a clock source 130 for a prescribed time to start the resynchronization and puts a preamble code word into a transmission data stream 116.例文帳に追加

高電圧インタフェースを通過する１つ以上のシリアル入出力制御ワード（複数のワード）およびデータを含む同期データ・プロトコルを提供し、フレーム同期信号（および対応するＡＣ結合コンデンサ）を不要とする。 - 特許庁

In a lighting control board 101, a multiple clock which causes no positional slippage to an LD (light source) that is a base is selected based on the lighting phase information between light sources acquired in step S3 to correct the dot position.例文帳に追加

点灯制御基板１０１では、ステップＳ３で取得された光源間の点灯位相情報に基づき、基準となるＬＤ（光源）に対して位置ずれが生じない逓倍クロックを選択し、ドット位置を補正する。 - 特許庁

All electric connections between the clock body and the antenna receiving part are separated, and power source and received signal of the antenna receiving part are connected by converting into optical energy or magnetic energy once, and then converting into electricity again.例文帳に追加

時計本体とアンテナ受信部との全ての電気的接続を切り離し、アンテナ受信部の電源及び受信した信号は、一度光エネルギー又は磁気エネルギーに変換し、再度電気に変換する事で接続する。 - 特許庁

The CPU 102 keeps a first clock circuit 103, an input/output port 104, and a basic random number generator 150 for generating basic random numbers, connected via an internal bus, in addition to a power source device 91.例文帳に追加

ＣＰＵ１０２には、電源装置９１の他に、第１クロック回路１０３や、入出力ポート１０４、基礎乱数を生成するための基礎乱数生成器１５０などが内部バスを介して接続されている。 - 特許庁

The circuit 28 pulse-drives the probe light source 16 at the same frequency as that of the clock signal outputted from the BPF 26 and adjusts the phase of the pulse so as to synchronize it with a current pulse generated from the modulator 18.例文帳に追加

駆動回路２８は、ＢＰＦ２６からのクロック信号と同じ周波数でプローブ光源をパルス駆動する共に、そのパルス位相をＥＡ変調器１８からの電流パルスに同期するように調整する。 - 特許庁

The rate multi-prescaler 1 divides the source oscillation clock supplied from the oscillation circuit 100 at a frequency rate based upon a frequency-division set value among multiple frequency division rates corresponding to the number of constitution bits of the rate multi-prescaler 1.例文帳に追加

レートマルチ・プリスケーラ１は、発振回路１００から供給された原振クロックを、レートマルチ・プリスケーラ１の構成ビット数に応じた複数の分周比のうち分周設定値に基づく分周比でもって分周する。 - 特許庁

The switching time point of the source signal SE from '0' to '1' is delayed by a delay means 12, and after the lapse of several clock pulses from rise of the signals ST1 and ST2 to '1', a select signal SL rises from '0' to '1'.例文帳に追加

原信号ＳＥの“０”から“１”への切り替え時点が、遅延手段１２で遅延され、信号ＳＴ１，ＳＴ２の“１”への立ち上がりから数クロックパルス経過後に、選択信号ＳＬが“０”から“１”に立ち上がる。 - 特許庁

The frequency synthesizer of this invention uses a clock signal frequency-modulated based on a noise source or a code so as to apply frequency spread only to a spurious component thereby improving a carrier to spurious radiation ratio within the frequency band.例文帳に追加

ノイズ源もしくはあるコードをもとにＦＭ変調を施したクロックを用いることにより、スプリアス成分のみを周波数拡散させることができ、帯域内のキャリア−スプリアス比を改善することが可能となる。 - 特許庁

In a shift register circuit comprising a first transistor Tr1 in which a gate is provided with an input signal, a source is provided with a clock signal, and a drain is connected with an output line, the first transistor Tr1 has a gate-drain capacity larger than a gate-source capacity.例文帳に追加

ゲートに入力信号が与えられ、ソースにクロックが入力され、ドレインに出力線が接続される第１のトランジスタＴｒ１を備えたシフトレジスタ回路において、この第１のトランジスタＴｒ１として、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きいものが用いられているシフトレジスタ回路である。 - 特許庁

This electronic equipment 11 has the internal power source 12 for generating the voltage required on the inside of the electronic equipment 11 based on the electric power supplied from a battery E, and a clock signal output part 23 for outputting a pulse signal to a communication part 18 by receiving starting of the CPU 14 in an ON state of the internal power source 12.例文帳に追加

電子機器１１は、バッテリＥから供給される電力を基に、電子機器１１の内部で必要な電圧を生成する内部電源１２と、内部電源１２がオン状態においてＣＰＵ１４が起動されたことを受けて、パルス信号を通信部１８へ出力するクロック信号出力部２３とを備えている。 - 特許庁

To be able to create a power on reset signal in a suitable timing by only setting to input clocks after, for example, power source voltage reaches the maximum value in rising of the power source without considering a time constant of a RC circuit, and to make initial polarity setting of the clock controlling the power on reset signal unnecessary.例文帳に追加

ＲＣ回路の時定数を考慮せずに、電源の立ち上がりにおいて、例えば電源電位が最大値に到達した後にクロックを入力するように設定するだけで、適切なタイミングでパワーオンリセット信号を生成でき、パワーオンリセット信号を制御するクロックの初期の極性設定を不要とする。 - 特許庁

Since a D/A power source control part on a tester side largely changes the comparison potential outputted from a D/A power source based on a clock outputted from a control circuit so as to obtain the compared result, the same compared result as the expected value is outputted from the comparator and it is held in a register 114.例文帳に追加

テスター側のＤ／Ａ電源制御部はＤ／Ａ電源から出力される比較電位を前記比較結果が得られるように制御回路から出力されるクロックに基いて大きく変化させるため、コンパレータからは前記期待値と同一の比較結果が出力され、これがレジスタ１１４に保持される。 - 特許庁

Thus, the random number generation means is constituted of a clock generation circuit 17 for generating a plurality of clocks by one oscillation source, a selector 18 for inputting the plurality of clocks and selectively outputting one of the plurality of clocks by optional numerical value data supplied from the outside and a random number counter 15 for counting the selectively outputted clock.例文帳に追加

このため、乱数生成手段は、１個の発振源により複数のクロックを生成するクロック生成回路１７と、複数のクロックを入力とし、外部から与えられる任意の数値データにより複数のクロックのうちいずれか１個を選択出力するセレクタ１８と、選択出力されたクロックをカウントする乱数カウンタ１５で構成される。 - 特許庁

To provide a FIFO (First In FIrst Out) memory control circuit for carrying out data transfer adequately between image processing systems with different source clocks, by preventing a change in specification of read-out and write-in clock frequencies, data erasure caused by overwrite in a wide range of clock frequencies or two time read-out, and making circuit appropriation possible easily.例文帳に追加

読み出しクロックと書き込みクロックの周波数の仕様変更、もしくは広いクロック周波数の範囲でデータの上書きによるデータの消失や同一データの２度読みを防止し、容易な回路流用を可能とし、ソースクロックの異なる画像処理システム間のデータ転送を良好に行なうＦＩＦＯメモリ制御回路を提供する。 - 特許庁

A data transfer circuit for simultaneously transferring data D1-D4 outputted sequentially from a body 9 of the superconducting single magnetic flux quantum circuit to latch type drivers 12-1 to 12-4 is composed of a demultiplexer 10, RS flip-flops 11-1 to 11-4, an SFQ pulse multiplexing circuit 13, a clock generating source 14 and a clock generating circuit 15.例文帳に追加

デマルチプレクサ１０とＲＳフリップフロップ１１−１〜１１〜４とＳＦＱパルス合流回路１３とクロック発生源１４とクロック発生回路１５とで、超伝導単一磁束量子回路本体９から順に出力されるデータＤ１〜Ｄ４を同時にラッチ型ドライバ１２−１〜１２−４に転送するデータ転送回路を構成する。 - 特許庁

In the sensor control circuit, a waveform shaping part for shaping a loop oscillation signal into a pulse waveform and generating the clock signal (CLK) is loaded between a sensor driving part and a logic part, without loading the exclusive OSC (oscillation circuit) for generating the clock signal, and a boosting part for supplying a high-voltage power source (VPPH) for EEPROM rewriting is added.例文帳に追加

センサ制御回路において、クロック信号を生成するための専用のＯＳＣ（発振回路）部を搭載せず、センサ駆動部とロジック部の間に、ループ発振信号をパルス波形に整形してクロック信号（ＣＬＫ）を生成する波形整形部を搭載し、更に、ＥＥＰＲＯＭ書き換え用の高圧電源（ＶＰＰＨ）供給のために昇圧部が追加されている。 - 特許庁

In the case that a result of comparison with the threshold is varied, required table data is selected, and a processing mode of each processing block from a tiling part 3 to a rate control part 6 is newly set on the basis of the table data, and a clock signal generated by a clock generation part 9 and the magnitude of a supply voltage outputted from a variable voltage source 8 are newly set.例文帳に追加

そして、この閾値との比較の結果に変動があったときは、必要なテーブルデータを選択し、このテーブルデータに基づいて、タイリング処理部３〜レートコントロール部６の各処理ブロックの処理モードを新たに設定し、また、クロック発生部９が発生するクロック信号、可変電圧源８が出力する電源電圧の大きさを、それぞれ新たに設定する。 - 特許庁

To execute feedback control value of the current of a reference current source by using a clock, a reference voltage, and a reference capacitor in order to maintain constant settling characteristics, without depending on change of a clock period and production variations or the like of a capacitor capacitance value in a circuit accompanied with charge/discharge of a capacitor such as a switched capacitor circuit.例文帳に追加

本発明は、スイッチトキャパシタ回路等のキャパシタの充放電を伴う回路において、クロック周期の変化やキャパシタ容量値の製造ばらつき等に依存することなく、セトリング特性を一定に保つため、基準電流源の電流値をクロック、基準電圧、基準キャパシタを用いてフィードバック制御することを目的とする。 - 特許庁

The charge pump circuit (2) is made up of capacitors (11-14) which converts a power source voltage to another voltage responding to a clock signal, and an output end (8) which outputs a voltage converted by the capacitors (11-14).例文帳に追加

クロック信号に応答して電源電圧を他の電圧に変換するキャパシタ（１１〜１４）と、キャパシタ（１１〜１４）によって変換された変換電圧を出力する出力端（８）とを具備するチャージポンプ回路（２）を構成する。 - 特許庁

A first clock signal is inputted which has a rectangular waveform keeping an OFF state during a first period which is required for starting the lighting of the light source device and repeating an ON state and the OFF state at a fixed frequency before and after the first period.例文帳に追加

光源装置の点灯開始に必要な第１期間の間オフ状態で第１期間の前後は一定周波数でオン状態とオフ状態を繰り返す矩形波形を有する第１クロック信号が入力される。 - 特許庁