「clock source」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

When any access to the memories 33 and 34 is not performed in a fixed time or more, the supply control circuits 37 and 38 for the memories interrupt the supply of the power source PW and the clock signal CLK to the memories 33 and 34 while leaving one part.例文帳に追加

このメモリ用供給制御回路３７、３８は、メモリ３３、３４に対するアクセスが一定時間以上ない場合には、メモリ３３、３４の電源ＰＷとクロック信号ＣＬＫの供給を一部を残して遮断する。 - 特許庁

Various timing signals are created by a gate output shift clock creation circuit 236, a gate output on/off timing creation circuit 237 and a source output on/off timing creation circuit 237 by using the holding value of the holding part 235.例文帳に追加

保持部２３５の保持値を用いてゲート出力シフトクロック作成回路２３６、ゲート出力ｏｎ/ｏｆｆタイミング作成回路２３７、ソース出力ｏｎ/ｏｆｆタイミング作成回路２３７によって各種のタイミング信号が作成される。 - 特許庁

When a plurality of process engines 911-914 execute instructions in parallel, a clock signal of a frequency lower than a predetermined reference frequency and a source voltage lower than a predetermined reference voltage are supplied.例文帳に追加

そこで、複数の処理エンジン９１１〜９１４が並列して命令を実行する際に、所定の基準の周波数よりも低い周波数のクロック信号、および所定の基準電圧よりも低い電源電圧が供給される。 - 特許庁

Since both of the frequency of the operation clock signal CPCK and the level of the power source voltage E depend on the voltage level of the voltage control signal LPS, the reduction of power consumption and the moderate operation speed can simultaneously be realized.例文帳に追加

動作クロック信号ＣＰＣＫの周波数と電源電圧Ｅのレベルは、いずれも電圧制御信号ＬＰＳの電圧レベルに依存しているので、消費電力の低減と適度な動作速度とを同時に実現することができる。 - 特許庁

The present invention is applied to a transmitting device which transmits video data by using a transmission system which transmits video data in units of predetermined bits from a source-side device to a sink-side device in synchronism with a pixel clock by using individual transmission lines by color data.例文帳に追加

所定ビット単位の映像データを、画素クロックに同期して、色データ毎に個別の伝送ラインを使用して、ソース側装置からシンク側装置に伝送する伝送方式を利用して映像データを伝送するものに適用される。 - 特許庁

A non-mask interruption is loaded to the control means 2 by a power source off detecting signal from the power supply stop detecting means just before the power supply stop and the time data of the clock means are stored in the time data storage means.例文帳に追加

制御手段は、電源供給停止直前に電源供給停止検知手段からの電源断検知信号によりノンマスク割込みをかけられて、時計手段の時刻データを時刻データ記憶手段に格納する。 - 特許庁

Besides the circuit substrate 32, a battery board 36 containing a battery B as a backup power source for supplying necessary power for maintaining clock function during service interruption of commercial power and holding time schedule.例文帳に追加

商用電源の停電時に時計機能を維持するとともにタイムスケジュールを保持するのに必要な電力を供給するためのバックアップ電源となる電池Ｂを保持した電池基板３６が回路基板３２とは別に設けられる。 - 特許庁

A local light source 7 generates a local chirp clock light having the same repetitions as those of respective lower order group signal channels of the signal light pulses and linear up-chirps whose optical frequencies are linearly increased from top end part to the rear end part.例文帳に追加

局発光源７は、信号光パルスの各低次群信号チャネルと等しい繰り返しを有し、光周波数が先端部から後端部へ線形に増加する線形アップチャープを有する局発チャーブクロック光を発生する。 - 特許庁

On the contrary, when terminating the application of the test driving signals, it monitors if the clock signal, the power source voltage for the output, and the cathode voltage of the organic EL element are applied by sequence of the inverse order.例文帳に追加

逆に、検査駆動信号の印加を終了する際には、有機ＥＬパネルに対して印加するクロック信号、出力用電源電圧、有機ＥＬ素子のカソード電圧について、逆順のシーケンスで印加しているかを監視する。 - 特許庁

The pseudo device is constituted of a RAM 2, a central processing unit 3, an IEEE 1394 interface part 4, a ROM 5 in which an execution program is stored, an interface part 6 to control the equipment, a clock 7, a power source 8 and an external part 9.例文帳に追加

疑似デバイス装置はＲＡＭ２、中央演算処理装置３、１３９４インタフェイス部４、実行プログラムが格納されているＲＯＭ５、機器をコントロールするためのインタフェイス部６、クロック７、電源８、外部ポート９からなる。 - 特許庁

a DVI cable includes a source-side connector 116 containing active circuitry 216 such as a multiplexer 410 that interleaves pixel data and clock information and a driver circuit 420 that controls a laser transmitting an optical signal on the optical fiber 212.例文帳に追加

ＤＶＩケーブルは、画素データ及びクロック情報をインターリーブするマルチプレクサ４１０と、光信号を光ファイバ２１２上で伝送するレーザーを制御するドライバ回路４２０等の能動回路２１６を含むソース側コネクタ１１６を含む。 - 特許庁

Unfortunately, removing this first error induces a second source of error. The second problem is that it ``takes a while'' from when an event is dispatched until the profiler's call to get the time actually gets the state of the clock.例文帳に追加

最初のエラーを取り除いたとしても、それがまた別のエラーを引き起こす原因となります。 もうひとつの問題として、イベントを検知してからプロファイラがその時刻を実際に取得するまでに ``いくらかの時間がかかる'' ことです。 - Python

The transmission clock frequencies for transmitting the driving signals to the first and second source driver groups 31, 32 from the first and second LCD driving signal generating units 42, 44 are 153.0 MHz and 148.5 MHz, respectively, which are different from each other.例文帳に追加

そして、第１及び第２のＬＣＤ駆動信号発生部４２，４４から第１及び第２のソースドライバ群３１，３２に駆動信号を伝送する伝送クロック周波数は、１５３．０ＭＨｚと１４８．５ＭＨｚと異なっている。 - 特許庁

Thermal head driving circuit comprising: A means for memory (F2) to store and update dot information data (DATA) upon clock countdown and to output high and low signals (1) for this dot information data; A gate (G3) synchronizes with clock signals to output control signals (4) which divide the power source voltage (Q1, Q2, Z1, Z2) to a power source circuit applying pressure (a) to the heating element (H) of the thermal head when memory signals (1) for this memory measure (F2) are high; and an AND gate (G4) to output driving signals (5) according to dot information data (DATA) to heating element of the thermal head by inputting clock signals and dot information data (DATA). (See Figure 3, 4) 例文帳に追加

ドット情報データ（DATA）をクロック信号の立下りのつど記憶・更新して該ドット情報データに応じたハイまたはローの記憶信号(１)を出力する記憶手段(F２)、この記憶手段(F２)からの記憶信号(１)がハイの時は、クロック信号と同期して、電源電圧を分圧させる(Q１、Q２、Z１、Z２)抑制信号(４)を、サーマルヘッドの発熱素子(H)に電圧(a )を印加する電源回路に出力するゲート(G３)、クロック信号とドット情報データ（DATA）とを入力し、ドット情報データ（DATA）に応じた駆動信号(５)をサーマルヘッドの発熱素子(H)に出力するアンドゲート(G４)、とからなるサーマルヘッドの駆動回路。 - 特許庁

This device is provided with a signal receiving means 6 for receiving a signal, a power source means 9 for supplying power to the signal receiving means and a clock generating means 5 for intermittently controlling power feeding from the power source means to the signal receiving means and at the same timing as ON/OFF timing of the signal, power is supplied to an amplifier 3 and a demodulator 4.例文帳に追加

信号を受信する信号受信手段６と、信号受信手段に電力を供給する電源手段９と、電源手段から信号受信手段への給電を間欠的に制御するクロック発生手段５とを備えており、信号のオンオフタイミングと同じタイミングで増幅器３および復調器４に電力が供給される。 - 特許庁

A resistance value of a resistance component of the secondary power source SS is set so that voltage more than minimum driving voltage of a timepiece driving circuit 200 may be impressed on the clock driving circuit 200 by the power generator 100 by voltage drop of the secondary power source SS due to charging current when the power generator 100 outputs power generation current above a prescribed value.例文帳に追加

発電機１００が所定値以上の発電電流を出力したときの充電電流による二次電源ＳＳの電圧降下により、時計駆動回路２００の最低駆動電圧以上の電圧が発電機１００によって時計駆動回路２００に印加されるように二次電源ＳＳの抵抗成分の抵抗値が設定される。 - 特許庁

This device is provided with a constant voltage generating circuit 34 stabilizing further an output potential of a constant voltage generating circuit 32 stabilizing an external power source potential Ext.Vcc, the output potential Vccs is made a current supply source of a charge pump circuit 60, also the charge pump circuit 60 comprises inverters 68, 70 setting amplitude of a clock by the output potential Vccs.例文帳に追加

外部電源電位Ｅｘｔ．Ｖｃｃを安定化する定電圧発生回路３２の出力電位をさらに安定化する定電圧発生回路３４を備え、その出力電位Ｖｃｃｓをチャージポンプ回路６０の電流供給源とし、かつチャージポンプ回路６０はクロックの振幅を出力電位Ｖｃｃｓによって設定するインバータ６８、７０を含む。 - 特許庁

In a test container 1 inserted to a container holding means 2, by a lighting circuit 5, a first light emitting source LD1 and a second light emitting source LD2 are alternately lighted by synchronizing signals originated by a built-in clock and infrared light and red visible light are alternately projected to a simple S (fluid to be measured containing blood) inside the test container 1.例文帳に追加

容器保持手段２に挿入された試験容器１に点灯回路５により、内蔵するクロックが発する同期信号でもって、第１の発光源ＬＤ１と第２の発光源ＬＤ２とを交互に点灯し、試験容器１内のサンプルＳ（血液を含む被測定液）に赤外光と赤色可視光とを交互に投射させる。 - 特許庁

Line layout is arranged so that any of a second logic signal line for transmitting a second logic signal having a frequency component with a lower frequency than the first logic signal, a logic power source line for supplying power supply voltage to the logic circuit or a logic ground line are adjacent to each other along clock line for transmitting a clock and a first logic signal line for transmitting a first logic signal.例文帳に追加

クロックを伝送するクロック配線および第１のロジック信号を伝送する第１のロジック信号配線に沿って、第１のロジック信号よりも低周波の周波数成分をもつ第２のロジック信号を伝送する第２のロジック信号配線、ロジック回路に電源電圧を供給するロジック電源配線、または、ロジックグランド配線のいずれかが隣接するように配線レイアウトする。 - 特許庁

The clock group generating circuit has a PLL configuration including a VCO(voltage controlled oscillator) having inverter type delay stages whose buildup time and decay time can be controlled through the variation of bias voltages NBIAS and PBIAS used to drive power supply side and ground side current source transistors(TRs), and the VCO generates clock signals whose phases differ from each other.例文帳に追加

クロック群発生回路は、電源側と接地側の電流源トランジスタを駆動するバイアス電圧ＮＢＩＡＳおよびＰＢＩＡＳを可変させることによって立ち上がり時間と立ち下がり時間が制御可能な複数のインバータ型遅延段を含むＶＣＯを有したＰＬＬの構成を有しており、このＶＣＯから位相が異なる複数のクロック信号が生成される。 - 特許庁

The LED 8 is mounted on the circuit substrate 11 directly and also the inside frame 21 is used as the light guidance member, thereby the assembling work of the light source can be eliminated and the miniaturization of the clock and the cost reduction can be attained.例文帳に追加

このように、ＬＥＤ８を回路基板１１上に直接実装すると共に、中枠２１を導光部材として利用することで、光源の組込み作業を省略できると共に、時計の小型化ならびに低コスト化が可能となる。 - 特許庁

However, since the node B and the power source of positive voltage Vdd are connected via a transistor T20, the potential Vb of the node B is stabilized at a High side, erroneous operation by noise superposed on a clock signal ck is prevented when a power is supplied.例文帳に追加

しかし、ノードＢと正の電圧Ｖddの電源とがトランジスタＴ２０を介してに接続されるため、ノードＢの電位Ｖｂは、Ｈｉｇｈ側で安定し、電源投入時、クロック信号ｃｋに重畳したノイズによる誤動作は防止される。 - 特許庁

To adjust the directivity of a radio wave clock antenna receiving a standard radio wave for time tone and of a broadcast reception antenna which can not to be built in a receiver having a noise source that are designed as an integral unit.例文帳に追加

受信装置内にノイズ源を有し、アンテナを内蔵出来ない放送受信用アンテナと標準電波報時の電波を受信する電波時計アンテナとを一体にユニット化して電波時計アンテナと放送受信用アンテナを調整可能とする。 - 特許庁

When any access to the picture processing circuit 36 is not performed in a fixed time or more, this supply control circuit 39 for the processing circuit interrupts the supply of the power source PW and the clock signal CLK to the picture processing circuit 36 while leaving one part.例文帳に追加

この処理回路用供給制御回路３９は、画像処理回路３６に対するアクセスが一定時間以上ない場合には、画像処理回路３６の電源ＰＷとクロック信号ＣＬＫの供給を一部を残して遮断する。 - 特許庁

Before a stabilization time Ts expires after a power source is turned on, a filter operation effect signal ϕ3 is turned off while first-phase and second-phase clock pulses ϕ1 and ϕ2 are both turned on, so that analogue switches S11-S26 are turned on and an analogue switch S37 is turned off.例文帳に追加

電源オンから整定化時間Ｔｓが経過するまでは、フィルタ動作有効化信号φ３をオフにするとともに第１相、第２相クロックパルスφ１、φ２をともにオンにして、アナログスイッチＳ１１〜Ｓ２６をオン、アナログスイッチＳ３７をオフにする。 - 特許庁

In this charge pump circuit which is connected with a plurality of nodes through a counterflow prevention switch, and with a clock pulse source through a capacitor at each of the nodes, a charge circuit connected to a positive leak pass is connected at least to a part of the nodes.例文帳に追加

複数のノードが逆流防止スイッチを介して接続され、各ノードにコンデンサを介してクロックパルス源が接続されたチャージポンプ回路において、少なくとも一部のノードに対して積極的リークパスが接続されているチャージポンプ回路を提供する。 - 特許庁

When the controlling CPU is interrupted after the pre-determined time has passed as determined by that CPU's clock source, the controlling CPU sends a signal to the monitoring CPU and the monitoring CPU verifies that the perceived time is within an expected range.例文帳に追加

制御側ＣＰＵがＣＰＵのクロックソースによって判断される所定の時間経過後に割り込まれると、制御側ＣＰＵが監視側ＣＰＵに信号を送り、監視側ＣＰＵは感知された時間が期待される範囲にあるかを検証する。 - 特許庁

In one embodiment, a TCXO crystal serves as a reference frequency source for the navigation satellite receiver and locking onto the satellite transmissions allows highly accurate frequency synthesis and clock generation by it for the communication device.例文帳に追加

一つの実施例において、ＴＣＸＯ水晶が航法衛星受信機のリファレンス用周波数源の役割を果たし、衛星の伝送にロックすることにより通信装置のための高度に精度の高い周波数合成及びクロック生成が可能になる。 - 特許庁

The module can (1) receive signals from the source circuit network in the block, (2) apply a given number of clock signals to the utilization circuit network in the block, and (3) connect to the similar module in each of one or more adjacent blocks.例文帳に追加

そのモジュールは、（１）そのブロックのソース回路網からの信号を受け入れること、（２）そのブロックの利用回路網に任意の幾つかのクロック信号を適用すること、および、（３）１つ以上の隣接するブロックの同様なモジュールに接続することができる。 - 特許庁

An output signal fr synchronized with a frame frequency output from a common output drive circuit 14 is divided as a clock source by a frequency division selection circuit 17; and its output signal 29 is read by a control register 13 and used as a flag.例文帳に追加

コモン出力駆動回路１４から出力されるフレーム周波数に同期した出力信号ｆｒをクロックソースとして分周選択回路１７で分周し、その出力信号２９を制御レジスタ１３で読み出してフラグとして使用する。 - 特許庁

When the value becomes the count limit value in the timer, an over flow signal is outputted from a decoder 13, the baud rate timer is counted from 1/N (N is an integer being larger than two) of the count limit value and also a source clock from a prescaler 15 is set to 1/N.例文帳に追加

ボーレート・タイマがカウント制限値になったとき、デコーダ１３からオーバ・フロー信号を出力してカウント制限値の１／Ｎ（Ｎは２以上の整数）からボーレート・タイマをカウントさせるとともに、プリスケーラ１５からのソース・クロックを１／Ｎとする。 - 特許庁

When supply of a clock signal from the oscillation circuit part 113 to a CPU circuit part 114 is restarted, the CPU circuit part 114 restarts power supply from the power source part 3 to the hardware part 2 after the operation of the CPU circuit part 114 is stabilized.例文帳に追加

発振回路部１１３からＣＰＵ回路部１１４に対するクロック信号の供給が再開されるとＣＰＵ回路部１１４の動作安定後、ＣＰＵ回路部１１４は電源部３からハードウェア部２に対する電源供給を再開させる。 - 特許庁

To obtain a two-phase or polyphase clock which is more than two- phase type, which has a constant phase difference, a stable frequency and little phase noise, without performing frequency dividing of the source oscillation of a high frequency and without using many phase shifters in an oscillation circuit.例文帳に追加

発振回路において、高周波の源発振を分周したり、多数の移相器を用いたりすることなく、一定の位相差を有し、かつ周波数の安定した位相雑音の少ない二相またはそれ以上の多相クロックを得ること。 - 特許庁

To create vibrato by reading two kinds of waveform data with a common speed, and by changing weighting of both waveform data while changing a reading speed, in a sound source which does not supply a common clock to a plurality of sound output channels.例文帳に追加

複数の発音チャンネルに共通のクロックを供給できない音源において、二種類の波形データを共通の速度で読み出し、読み出し速度を振動させつつ、両波形データの重み付けを変動させることによりビブラートを生成する。 - 特許庁

A plurality of power source terminals 2a distributed on the IC1 are connected together through the bump setting wiring 3a, and a plurality of clock terminals 2b distributed on the IC1 are connected together through the bump setting wiring 3b.例文帳に追加

ＩＣ１に分散配置された複数個の電源端子２ａをパンプ設定用配線３ａを介して互いに接続すると共に、ＩＣ１に分散配置された複数個のクロック端子２ｂをパンプ設定用配線３ｂを介して互いに接続する。 - 特許庁

To make rapid activation and reduction of electric current consumption compatible with each other by using a clock signal of a predetermined frequency in a semiconductor integrated circuit including a booster circuit generating a desired step-up voltage by boosting a supplied power source voltage.例文帳に追加

供給される電源電圧を昇圧して所望の昇圧電圧を生成する昇圧回路を含む半導体集積回路において、予め定められた周波数のクロック信号を用いながら、迅速な起動と消費電流の低減とを両立させる。 - 特許庁

The remainder contraction of the color difference data reduces the number of bits, resulting in eliminating the circuit for synchronizing bits on the transmission line 3 from the timing controller 2 to the source driver 4 with a reference clock, thus allowing the circuit scale and also the power consumption to be reduced.例文帳に追加

色差差分データを剰余縮約することにより、ビット数を削減するため、タイミングコントローラ２からソースドライバ４への伝送線３上の各ビットを基準クロックで同期化する回路が不要となり、回路規模を削減できるとともに、消費電力も削減できる。 - 特許庁

Each of the slave devices 12 receives the synchronous packet, calculates the difference between a cumulative time stamp value To of the master device 11 and a cumulative time stamp value Ti of the slave device 12 itself, and adjusts the frequency of a variable frequency clock source 20 according to the difference (To-Ti).例文帳に追加

スレーブ装置１２は、上記同期パケットを受信し、マスター装置１１の累計タイムスタンプ値Ｔｏとスレーブ装置１２自身の累計タイムスタンプ値Ｔｉとの差分を算出し、差分（Ｔｏ−Ｔｉ）に応じて、周波数可変クロック源２０の周波数を調整する。 - 特許庁

The switch 103 functions as a means for forcibly separating the pseudo load generation part 104 from the output power source of the DC/DC converter 101 when a system clock gate signal 4 indicates that the ASIC 2 has actually got into the active state, namely, at a high level.例文帳に追加

スイッチ１０３は、システムクロックゲート信号４が実際にアクティブ状態に移行したことを示した場合、つまりハイレベルの場合に擬似負荷生成部１０４を強制的にＤＣ／ＤＣコンバータ１０１の出力電源から切り離す切断手段として機能する。 - 特許庁

To provide a sample/hold circuit capable of extremely simply and stably measuring the amount of clock skew relative to a conventional technique by inputting a calibration signal without using a reference voltage source; and an A/D conversion device using it.例文帳に追加

基準電圧源を用いることなく、較正信号を入力することにより従来技術に比較してきわめて簡単にかつ安定してクロックスキュー量を測定することができるサンプルホールド回路及びそれを用いたＡ／Ｄ変換装置を提供する。 - 特許庁

In order to prevent near-end crosstalk at a metallic cable 102 connecting interface conversion devices 1031-103M to respective VDSL modems 101, a data transmission is required which uses 2 kHz clock source synchronous in phase between the interface conversion devices.例文帳に追加

インタフェース変換装置１０３_1〜１０３_MとそれぞれのＶＤＳＬモデム１０１を結ぶメタリックケーブル１０２における近端漏話を防止するためには、インタフェース変換装置間で位相の同期した２ＫＨｚクロック源を用いたデータ転送を行う必要がある。 - 特許庁

A timing control ASIC utilizes a period present before output of display data from a source driver is started and generates gate start pulse signals GSP and the first pulse CK1 of gate clock signals GCK with the input timing of the data enable signals ENAB as a reference.例文帳に追加

タイミングコントロールＡＳＩＣは、表示データがソースドライバから出力開始されるまでに存在する期間を利用し、データイネーブル信号ＥＮＡＢの入力タイミングを基準にしてゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫの１パルス目ＣＫ１を生成する。 - 特許庁

A bypass capacitor 12 corresponding to the size of a buffer 11 for clock supply is arranged adjacent to the buffer 11 between the power source and the ground of the buffer 11 placed right before the flip flops(FFs) 13, 14 and 15 formed on a semiconductor circuit chip.例文帳に追加

半導体集積回路チップ上に形成されるフリップフロップ（ＦＦ）１３，１４，１５の直前に配置されるクロック供給用バッファ１１の電源とグランド間に、クロック供給用バッファ１１と隣接させてこのバッファサイズに応じたバイパスコンデンサ１２を配置する。 - 特許庁

A frequency component is extracted from a signal of an AC source (S404), the frequency component of the signal extracted is multiplied into a fixed frequency (S405/406), and the frequency of the multiplied signal is divided into a frequency of a reference clock (S407).例文帳に追加

ＡＣ電源の信号から周波数成分を抽出し（Ｓ４０４）、抽出された信号の周波数成分をあらかじめ定めた周波数に逓倍し（Ｓ４０５・４０６）、逓倍された信号の周波数を、基準クロックの周波数に分周する（Ｓ４０７）。 - 特許庁

The device is provided with a test signal input terminal, a test clock input terminal, a test start pulse input terminal, and a test output terminal other than a power source terminal, and also provided inside with a test data generating circuit for generating test digital data, and with a test switch installed correspondingly to an output terminal.例文帳に追加

電源端子以外に、テスト信号入力端子、テストクロック入力端子、テストスタートパルス入力端子、テスト出力端子を、設け、内部に、テスト用ディジタルデータを発生するテストデータ発生回路と、出力端子に対応して設けられるテストスイッチとを設ける。 - 特許庁