「dRAM」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

MEMORY DEVICE HAVING PEDESTAL COLLAR STRUCTURE FOR CHARGE-HOLDING IMPROVEMENT OF TRENCH-TYPE DRAM CELL AND FORMING METHOD THEREOF例文帳に追加

トレンチ型ＤＲＡＭセルの電荷保持向上のためのペデスタル・カラー構造を有するメモリ・デバイスおよび形成方法 - 特許庁

To provide a DRAM which hardly to be put in test-operation erroneously and can be operated simultaneously in plural test modes.例文帳に追加

誤ってテストモードに入りにくく、かつ複数のテストモードに同時に入ることができるＤＲＡＭを提供する。 - 特許庁

The temperature detection signal of a thermistor TH arranged near a photoreceptor dram is transmitted to a control circuit 10.例文帳に追加

感光ドラム近傍に設けられるサーミスタＴＨの温度検出信号は制御回路１０に送出される。 - 特許庁

The delay lock loop in a DDR DRAM is locked by the external clock signals and generates internal interleaved clock signals.例文帳に追加

ＤＤＲ ＤＲＡＭ内の遅延ロックループは、外部クロック信号にロックされ、内部インタリーブクロック信号を発生させる。 - 特許庁

To provide a DRAM cell having a MOS capacitor that prevents a leakage current loss and its manufacturing method.例文帳に追加

漏れ電流損失を防止するＭＯＳキャパシターを有するＤＲＡＭセル及びその製造方法を提供する。 - 特許庁

The flash memory 11 stores the BIOS and an initial BIOS loader of a program for loading the BIOS in a DRAM.例文帳に追加

フラッシュメモリ１１には、ＢＩＯＳとＢＩＯＳをＤＲＡＭにロードするプログラムのイニシャルバイオスローダとが格納されている。 - 特許庁

SYNCHRONIZING DRAM HAVING TEST MODE WHICH CAN PERFORM AUTOMATIC REFRESH OPERATION BY EXTERNAL ADDRESS, AND AUTOMATIC REFRESH METHOD例文帳に追加

外部アドレスにより自動リフレッシュ動作が行えるテストモードを有する同期式ＤＲＡＭ及び自動リフレッシュ方法 - 特許庁

The programmable heavy-ion sensing device for accelerated DRAM soft error detection is provided.例文帳に追加

本発明の態様は、高速化されたＤＲＡＭソフト・エラー検出のためのプログラム可能な重イオン感知デバイスに関する。 - 特許庁

One of free blocks secured as data regions within a DRAM is acquired for basic job execution (S10).例文帳に追加

ＤＲＡＭ内のデータ領域として確保した空きブロックのうちの１つを基本ジョブ実行用に獲得する（Ｓ１０）。 - 特許庁

The semiconductor memory 1 is operated for a CPU as a DRAM in which operation speed is high and which can be operated by low power source voltage.例文帳に追加

半導体メモリ１は、ＣＰＵに対し、高速で低電源電圧で動作可能なＤＲＡＭとして振る舞う。 - 特許庁

To prevent operation failure from being caused in a transistor in a peripheral circuit at the boundary between the memory cell of a DRAM and the circuit.例文帳に追加

ＤＲＡＭのメモリーセルとの境界にある周辺回路のトランジスタに作動不良が生じないようにする。 - 特許庁

A control microcomputer 7 allows a DRAM 4 to give part of its stored original image to a resolution converter 8.例文帳に追加

制御マイコン７は、ＤＲＡＭ４に記録されている原画像の一部分を解像度変換装置８に入力する。 - 特許庁

Further, a capacitor counter electrode 20, etc., in the DRAM region and a fourth metal wiring M4 in the logic circuit region, a second capacitor storage electrode 25 in the DRAM supply and a fifth metal wiring M5 in the logic circuit region, and a power voltage line 28 in the DRAM region and a sixth metal wiring M6 in the logic circuit region are simultaneously formed as common wiring layers.例文帳に追加

また、ＤＲＡＭ領域のキャパシタ対向電極２０等とロジック回路領域の第４メタル配線Ｍ４、ＤＲＡＭ領域の第２のキャパシタ蓄積電極２５とロジック回路領域の第５メタル配線Ｍ５、ＤＲＡＭ領域の電源電圧線２８とロジック回路領域の第６メタル配線Ｍ６とをそれぞれ共通の配線層として同時形成する。 - 特許庁

The semiconductor integrated circuit in which the CPU 1 and DRAM 101 are incorporated in a mixed state is provided with a normal operating-time refresh signal generating circuit 102 which controls the signal required for refreshing the DRAM 101 during normal operation and a standby mode-time refresh signal generating circuit 103 which refreshes the DRAM 101 by means of an exciting signal in a standby mode.例文帳に追加

ＣＰＵ１とＤＲＡＭ１０１を混載した半導体集積回路であって、通常動作時にＤＲＡＭ１０１のリフレッシュ動作のために必要な信号を制御する通常時リフレッシュ信号生成回路１０２と、スタンバイモード時に励起信号によりＤＲＡＭ１０１のリフレッシュ動作を行なうスタンバイモード時リフレッシュ信号生成回路１０３を有する。 - 特許庁

A semiconductor device for evaluation for evaluating the yield of the DRAM section of an integrated circuit device comprises gate wiring 11 for evaluation provided in a layer corresponding to the gate wiring layer of the DRAM section; and a source contact 12 for evaluation that corresponds to the source contact of a capacitor for composing the DRAM section and is connected to the gate wiring 11 for evaluation.例文帳に追加

集積回路装置のＤＲＡＭ部の歩留まりを評価するための評価用半導体装置は、ＤＲＡＭ部のゲート配線層に相当する層に設けられた評価用ゲート配線１１と、ＤＲＡＭ部を構成するキャパシタのソースコンタクトに相当し且つ評価用ゲート配線１１と接続された評価用ソースコンタクト１２とを備えている。 - 特許庁

This device is provided with a means for controlling the refresh- operation of the DRAM and with a discrimination circuit for discriminating whether the refresh-operation is performed or not while the MPU accesses devices other than DRAM in addition to conventional control methods by refresh-operation.例文帳に追加

ＤＲＡＭのリフレッシュ動作を制御する手段に、従来のリフレッシュ周期による制御方法に加え、ＭＰＵがＤＲＡＭ以外をアクセス中にリフレッシュ動作を実行するか、実行しないかを判断する分別回路を設ける。 - 特許庁

The voltage fluctuation of a substrate due to a substrate noise being generated from a logic circuit 7 is equally experienced by a DRAM cell 63, the internal power supply circuit 4, and a DRAM control part 3, thus minimizing such failure hold failure.例文帳に追加

前記ロジック回路から発生する基板ノイズによる基板の電圧変動を、ＤＲＡＭセル６３と前記内部電源供給回路やＤＲＡＭ制御部３が同等に受けることによってホールド不良等の不具合を最小限に抑える。 - 特許庁

A substrate potential Vbb given to a back gate of a transistor 51 for DRAM cell of which a source is connected to a power source Vdd through a capacitor 52 so as to constitute a DRAM cell 14a is controlled by a substrate potential generating circuit 13.例文帳に追加

ＤＲＡＭセル１４ａを構成するようにソースがコンデンサ５２を介して電源Ｖｄｄに接続されたＤＲＡＭセル用トランジスタ５１のバックゲートに与える基板電位Ｖｂｂを、基板電位発生回路１３で制御する。 - 特許庁

To provide a method of manufacturing a semiconductor device by which a DRAM and a MOSFET can function as desired, when integrating the DRAM and the MOSFET, a constituent element of a logic circuit, on the one and the same chip.例文帳に追加

ＤＲＡＭと、ロジック回路の構成要素となるＭＯＳ電界効果トランジスタと、を同一チップに混載するときに、ＤＲＡＭやＭＯＳ電界効果トランジスタを所望の性能にすることができる半導体装置の製造方法を提供すること。 - 特許庁

To realize the distributed arrangement of bit line kicker drivers of a DRAM adopting hierarchical word drive line constitution on a memory core section without adding control lines to the memory core section and to operate a bit line kicker drive line at high speed.例文帳に追加

階層ワードドライブ線構成を採用したDRAMにおけるビット線キッカードライバを、メモリコア部への制御線の追加を行うことなく、メモリコア部に分散配置することを可能とし、ビット線キッカー駆動線を高速に動作させる。 - 特許庁

The DRAM 123 stores a copy of the registration data including the routing information for packet transmission of the SRAM/CAM 122.The registration data of the SRAM/CAM 122 is refreshed for every predetermined period by the registration data of the DRAM 123.例文帳に追加

ＤＲＡＭ１２３には、ＳＲＡＭ／ＣＡＭ１２２のパケット転送用の経路情報を含む登録データのコピーが記憶され、このＤＲＡＭ１２３の登録データにより、ＳＲＡＭ／ＣＡＭ１２２の登録データが所定周期毎にリフレッシュされる。 - 特許庁

A reading system reads a compressed music data and an address data at a high rate from a recording MD 1 rotated at a high speed, and a shockproof memory controller 15 writes the compressed music data in a DRAM 14 at a high rate, and reads the data from the DRAM 14 at a low rate.例文帳に追加

高速回転される記録用MD１から読み取り系が高レートで圧縮音楽データとアドレス情報を読み取り、ショックプルーフメモリコントローラ15が圧縮音楽データを高レートでDRAM14に書き込み、該DRAM14から低レートで読み出す。 - 特許庁

A function inspection for a DRAM part is performed in a step 101, the soundness of the DRAM part is discriminated in a step 102 from the result, and redundancy reduction is performed in a step 104 if it is good while trimming is performed in a step 105 if defective.例文帳に追加

ステップ１０１でＤＲＡＭ部の機能検査を行い、その結果からステップ１０２でＤＲＡＭ部の良否を判別し、良品ならばステップ１０４で冗長救済処理を行い、不良品ならばステップ１０５でトリミング処理を行う。 - 特許庁

The IC includes a dynamic random access memory (DRAM) for storing at least one of graphic pixel data and video pixel data, and a pixel data unit (PDU) for processing the pixel data, integrated in the same integrated circuit (IC) chip as the DRAM.例文帳に追加

グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、画素データを処理するための画素データユニット（ＰＤＵ）とから構成され、ＤＲＡＭと同じ集積回路（ＩＣ）チップに集積される。 - 特許庁

The single chip display processor is constituted of a dynamic random access memory (DRAM) storing at least one of graphic pixel data and video pixel data and a pixel data unit (PDU) for processing the pixel data and is integrated on the same integrated circuit (IC) as the DRAM.例文帳に追加

グラフィック画素データとビデオ画素データの少なくとも１つを記憶するダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、画素データを処理するための画素データユニット（ＰＤＵ）とから構成され、ＤＲＡＭと同じ集積回路（ＩＣ）チップに集積される。 - 特許庁

The on-chip circuit forces and senses voltage in each DRAM storage capacitor, displays each storage capacitor charge leakage rate and enables a pulse testing method for calculating an electric charge transfer rate between a bit line of the DRAM cell and the storage capacitor.例文帳に追加

オン・チップ回路は、個々のＤＲＡＭ記憶キャパシタに電圧をフォースおよびセンスして、個々の記憶キャパシタ電荷漏洩率を表し、ＤＲＡＭセルのビットラインと記憶キャパシタとの間の電荷転送率を求めるパルス・テスト方法を可能にする。 - 特許庁

In the DRAM control circuit 5, all access requests from plural control parts inside the logic LSI 3 are waited according to this time-up signal 6 and a control signal 7 is outputted to the DRAM 1 at timing required for the refresh operation.例文帳に追加

ＤＲＡＭ制御回路５では、このタイムアップ信号６に従って、ロジックＬＳＩ３内部の複数の制御部からのアクセス要求を全て待たせ、リフレッシュ動作に必要なタイミングで制御信号７をＤＲＡＭ１に対して出力する。 - 特許庁

To disclose such a technology that a data maintaining (Retention) property can be improved without losing a refresh information even when a power source is OFF state, by applying 1T-FET type (1 transistor-Field Effect Transistor Type) ferroelectric memory cell having nonvolatile property to DRAM.例文帳に追加

本発明は、不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して電源のオフ時にもリフレッシュ情報を失わず、データ維持(Retention)特性を向上させることができるようにする技術を開示する。 - 特許庁

To provide a refresh control method for addreviating a CBR refresh cycle for refreshing all memory row addresses immediately before entering a self refresh cycle and immediate after leaving from it in the refresh control method of a DRAM.例文帳に追加

本発明は、DRAMのリフレッシュ制御方式において、セルフリフレッシュサイクルに入る直前と、抜けた直後に全メモリロウアドレスをリフレッシュするためのＣＢＲリフレッシュサイクルを省略するリフレッシュ制御方式を提供することを目的とする。 - 特許庁

To provide a DRAM of a semiconductor device in which leakage current and refresh characteristics are improved, and to provide a method of manufacturing the same.例文帳に追加

漏洩電流及びリフレッシュ特性を向上させる半導体素子のＤＲＡＭ及びその製造方法を提供する。 - 特許庁

To prevent the occurrence of short-circuit failure while decreasing a resistance value of capacitive contacts in a semiconductor memory such as a DRAM.例文帳に追加

ＤＲＡＭなどの半導体記憶装置において、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止する。 - 特許庁

To provide a refresh control device in which a refresh period of a DRAM can be controlled by a simple refresh control circuit.例文帳に追加

簡易なリフレッシュ制御回路でＤＲＡＭのリフレッシュ周期を制御することが可能なリフレッシュ制御装置の提供。 - 特許庁

To prevent reduction of potential difference between bit lines owing to the increase of coupling capacity between bit lines in a DRAM circuit.例文帳に追加

ＤＲＡＭ回路におけるビット線間のカップリング容量の増大に伴いビット線間の電位差の低減を回避する。 - 特許庁

An imaging device drive system comprises an image pickup device 30, a DRAM 12, a timing control unit 17, and a memory control unit 21.例文帳に追加

撮像素子駆動システムは、撮像素子３０、ＤＲＡＭ１２、タイミング制御部１７、およびメモリ制御部２１を備える。 - 特許庁

A large capacity DRAM block 14, to which access can be made from a logic circuit 13, is provided with a VBB power supply circuit 20.例文帳に追加

論理回路１３からアクセス可能な大容量ＤＲＡＭブロック１４は、ＶＢＢ電源回路２０を有している。 - 特許庁

The projector reads lines of an image before correction in the unit of blocks from a DRAM in an oblique direction and stores the result to a cache memory.例文帳に追加

プロジェクタは、補正前の画像のラインをＤＲＡＭから斜め方向にブロック単位で読み込み、キャッシュメモリに格納する。 - 特許庁

Access to the flash memory through the input/output terminals is carried out through the clock synchronization type DRAM.例文帳に追加

前記入出力端子を介した前記フラッシュメモリに対するアクセスは、前記クロック同期型ＤＲＡＭを経由して行う。 - 特許庁

In a divisional bit line DRAM, a sub-bit line is formed under a word line and a bit line is formed on the word line.例文帳に追加

分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。 - 特許庁

To prevent mutual interference between noises from a circuit cell and a DRAM a microprocessor which is built into a single integrated circuit device.例文帳に追加

一個の集積回路装置に回路セルとして内蔵したマイクロプロセッサとＤＲＡＭとのノイズの相互干渉を防止する。 - 特許庁

To improve the characteristic of MISFET by reducing leak current of MISFET constituting a memory cell such as a DRAM.例文帳に追加

ＤＲＡＭ等のメモリセルを構成するＭＩＳＦＥＴのリーク電流を低減し、ＭＩＳＦＥＴの特性を向上させる。 - 特許庁

To provide an information processor capable of reducing the degradation of an access speed to a DRAM while encrypting an address.例文帳に追加

アドレスを暗号化しつつ、ＤＲＡＭへのアクセス速度の低下を低減することができる情報処理装置を提供する。 - 特許庁

To speed up the operation of an information processor while suppressing increase in the capacity of a DRAM by functioning as a secondary cache for a specific area.例文帳に追加

特定領域に対する２次キャッシュとして機能し、ＤＲＡＭの容量増加を抑えながら高速化を達成する。 - 特許庁

This dynamic random access memory(DRAM) has a pair of bit lines provided with first bit lines and second bit lines.例文帳に追加

本発明のダイナミックランダムアクセスメモリ (ＤＲＡＭ)は第一ビット線と第二ビット線とを具備するビット線対を有している。 - 特許庁

Also, when a DRAM is operated during an entry or exit mode of DPD, an erroneous trigger of a circuit can be prevented.例文帳に追加

そして、ＤＰＤ進入または退出モード中にＤＲＡＭが動作する時に回路の誤ったトリガを防止できる。 - 特許庁

A DRAM 1 has word lines 10_1 to 10_n, word lines 22 and 24, memory cells 30_1 to 30_n, and a reference cell 40.例文帳に追加

ＤＲＡＭ１は、ワード線１０_１〜１０_ｎ、ワード線２２，２４、メモリセル３０_１〜３０_ｎ、およびリファレンスセル４０を備えている。 - 特許庁