「dRAM」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

To reduce the development costs of a clock generation circuit CG and a synchronous DRAM or the like for mounting it and to shorten the development period by realizing the clock generation circuit CG whose basic constituting element is a DLL(delay locked loop) circuit provided with sufficiently high frequency accuracy and a sufficiently short lock-in cycle and provided with a wide movable frequency band.例文帳に追加

ＤＬＬ回路を基本構成要素とし、充分に高い周波数精度と充分に短いロックインサイクルとを有し、かつ広帯域の可動周波数帯域を有するクロック発生回路ＣＧを実現して、クロック発生回路ＣＧ及びこれを搭載するシンクロナスＤＲＡＭ等の開発費用を削減し、その開発期間を短縮する。 - 特許庁

To provide a method of manufacturing a semiconductor device with little bonding leakage current of a defective reason by reducing a crystal defect without heat treating at a high temperature for a long time and to provide the method of manufacturing the semiconductor device suitable to improve information maintenance property of a DRAM by this or to reduce the current at the standby time of an SRAM.例文帳に追加

高温で長時間の熱処理を行うことなく、結晶欠陥を低減することによって、欠陥起因の接合リーク電流の少ない半導体装置の製造方法を提供し、これによってＤＲＡＭの情報保持特性を改善し、或いはＳＲＡＭの待機時電流を低減するために好適な半導体装置の製造方法を提供する。 - 特許庁

A toll collection device 1 includes: a sensor 4 for detecting the power interruption of external power supplied from an outer part to the device 1; a CPU 2 for executing a computer program concerning the toll collection of a toll road; a DRAM 3 for storing the computer program and data generated by the CPU 2; and a DC power source 6 for generating DC power.例文帳に追加

本料金収受装置１に外部から供給される外部電力の停電を検出するセンサ４と、有料道路の料金収受に関するコンピュータプログラムを実行するＣＰＵ２と、コンピュータプログラムとＣＰＵ２により生成されるデータとを記憶するＤＲＡＭ３と、直流電力を生成する直流電源６とを備えている。 - 特許庁

In a VPP generating circuit of DRAM, when a boosting potential VPP is lower than a target potential VT' (=VCC), a standby detector 5 sets a signal ϕ5 to an 'H' level, a standby detector 3 is made inactive, a VPP-VCC direct coupled circuit 6 is made active and a boosting potential VPP line and a power supply potential VCC line are coupled.例文帳に追加

ＤＲＡＭのＶＰＰ発生回路において、スタンバイディテクタ５は、昇圧電位ＶＰＰが目標電位ＶＴ′（＝ＶＣＣ）よりも低い場合は、信号φ５を「Ｈ」レベルにし、スタンバイディテクタ３を非活性化させるとともにＶＰＰ−ＶＣＣ直結回路６を活性化させて、昇圧電位ＶＰＰのラインと電源電位ＶＣＣのラインとを結合させる。 - 特許庁

To reduce power consumption for deciding a logic level of a data bus supplied with the memory cell read-out data in a synchronous DRAM output circuit and to generate an output of a nearly source voltage level by latching the memory cell read-out data, generating a boosted voltage based on the latched data and driving an n-channel field effect transistor.例文帳に追加

シンクロナスＤＲＡＭの出力回路において、メモリセル読み出しデータが供給されるデータバスの論理レベルを確定するための消費電力を低減するとともに、メモリセル読み出しデータをラッチし、ラッチしたデータに基づいて昇圧された電圧を発生させてｎチャネル電界効果トランジスタを駆動することでほぼ電源電圧レベルの出力を発生できるようにする。 - 特許庁

An image processing controller includes a plurality of DRAMs requiring a refresh operation, a storage means for storing an individual transition time for effecting the transition of each of the DRAMs to self-refresh, a monitoring means for monitoring access to the DRAMs, and a memory control means for making the DRAM non-accessed within the transition time to perform self-refresh accompanied by the suspension of the supply of an operation clock.例文帳に追加

リフレッシュ動作を必要とする複数のＤＲＡＭと、前記各ＤＲＡＭをセルフリフレッシュに移行させるまでの個別の移行時間を記憶する記憶手段と、前記ＤＲＡＭに対するアクセスを監視する監視手段と、前記移行時間内にアクセスが発生しないＤＲＡＭに対しては、作動クロックの供給停止を伴うセルフリフレッシュを実行させるメモリー制御手段と、を有する。 - 特許庁

When DMA transfer is performed by a DMAC 1, a preceding start signal hot_kick signal is asserted to start DMA for next transfer at a point of time when a command issue completion signal com_end is asserted to a DRAM 8 of previous transfer, and update of a data transfer amount holding part 5 of the next transfer is performed at a point of time when a data_end signal of previous transfer is asserted.例文帳に追加

ＤＭＡＣ１でＤＭＡ転送する際に、前転送のＤＲＡＭ８へのコマンド発行完了信号ｃｏｍ＿ｅｎｄ信号がアサートされた時点で先行起動信号ｈｏｔ＿ｋｉｃｋ信号をアサートして次転送のＤＭＡ起動を行い、次転送のデータ用転送量保持部５の更新は、前転送のｄａｔａ＿ｅｎｄ信号がアサートされた時点で行うように構成する。 - 特許庁

This semiconductor storage device 100 includes a DRAM including a first bit line 126a and a second bit line 126b formed on a first active region 106a in plan view, a first cell contact 122a formed on the first active region 106a, and a first capacitor contact 128a formed on the first cell contact 122a and connected to a capacitor (not shown).例文帳に追加

半導体記憶装置１００は、平面視で第１の活性領域１０６ａ上に形成された第１のビット線１２６ａおよび第２のビット線１２６ｂと、第１の活性領域１０６ａ上に形成された第１のセルコンタクト１２２ａと、第１のセルコンタクト１２２ａ上に形成されるとともにキャパシタ（不図示）に接続された第１のキャパシタコンタクト１２８ａとを含むＤＲＡＭを含む。 - 特許庁

When a rendering sequencer 104 plots the object over a boundary of adjacent band memories, information on a final plotting line of a previous band is held on a stack memory 103, and a DRAM controller 108 sets on the basis of the held information, to offset a plotting start address which shows from which line of the object is required by data of a next band.例文帳に追加

レンダリングシーケンサ１０４が隣接する各バンドメモリの境界に跨ってオブジェクトを描画する際に、先バンドの最終描画ラインの情報をスタックメモリ１０３上に保持して、該保持される情報に基づいて、ＤＲＡＭコントローラ１０８が次バンドのデータがオブジェクトのどのラインから必要なのかを示す描画開始アドレスをオフセット設定する構成を特徴とする。 - 特許庁

This method, device and system are disclosed for redistributing memory allocation to insufficiently used portions of a dynamic random access memory (DRAM) device and a dual in-line memory module (DIMM) device in order to balance memory usage more evenly amongst active devices so as to limit the amount of power and the thermal load consumed by an individual memory component.例文帳に追加

個々のメモリ構成要素によって消費される電力および熱負荷の量を制限するためにアクティブ・デバイスの間でより均等にメモリ使用のバランスをとるために、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスおよびデュアル・インライン・メモリ・モジュール（ＤＩＭＭ）デバイスのうちで十分に利用されていない部分にメモリ割振りを再配分する方法、装置、およびシステムを開示する。 - 特許庁

A refresh controller 106A includes a pulse-generating circuit 131 for generating the second request signal which requests refresh at a period necessary for refreshing a DRAM 105, and a variations-predicting circuit 132 for generating the first request signal which requests refresh, when the number of data transfer requests in the hereafter is predicted to increase based on the counted value of the data transfer requests and the trend in its variation.例文帳に追加

リフレッシュ制御部106Aは、DRAM105のリフレッシュが必要な周期でリフレッシュ要求である第2要求信号を発生するパルス発生回路131と、データ転送要求のカウント値とその変動傾向に基づいて今後のデータ転送要求の回数が増加することが予測される場合にリフレッシュ要求である第1要求信号を発生する変動予測回路132と、を備える。 - 特許庁

In this picture processor, one part of data read from a DRAM 4 being an outside memory connected with a shared bus 2 connecting plural processors 1A and 1B in parallel is segmented by a funnel shifter 31 being a first segmenting circuit, and the segmented data are segmented by a second segmenting circuit, and written through local buses 6A and 6B in the processor in local memories 7A and 7B.例文帳に追加

この発明は、複数のプロセッサ１Ａ、１Ｂを並列接続する共有バス２に接続された外部メモリのＤＲＡＭ４から読み出したデータの一部を第１の切り出し回路となるファネルシフタ３１により切り出し、切り出したデータを第２の切り出し回路により切り出し、前記プロセッサ内のローカルバス６Ａ、６Ｂを介してローカルメモリ７Ａ，７Ｂに書き込むように構成される。 - 特許庁

The control unit of the internal combustion engine includes an actuator 4 for changing a maximum lift quantity of an intake valve, a DRAM 53 for storing a position counter value P from a reference rotation angle of an output axis 42 of a motor 41 structuring the actuator 4 and an overwritable EEPROM 54 for storing a current rotation angle detected based on the reference rotation angle and the position counter value P.例文帳に追加

内燃機関の制御ユニットは、吸気バルブの最大リフト量を変更するためのアクチュエータ４と、同アクチュエータ４を構成するモータ４１の出力軸４２の基準回転角からの位置カウンタ値Ｐを記憶するＤＲＡＭ５３と、基準回転角及び位置カウンタ値Ｐに基づいて検出される現回転角を記憶する書き換え可能なＥＥＰＲＯＭ５４とを有する。 - 特許庁

A signal processing part 19, in each block, reads from the DRAM 17 image data of an area necessary for performing signal processing of image data obtained from the block, performs signal processing of the image data obtained from the block, and outputs the processed image data to a compression processing part 20, The compression processing part performs compression processing of the processed image data in a compression processing unit and generates compressed data.例文帳に追加

信号処理部１９が、ブロック毎に、そのブロックから得られた画像データを信号処理するために必要な領域の画像データをDRAM１７から読み出し、そのブロックから得られた画像データを信号処理し、処理済画像データを圧縮処理部２０に出力し、圧縮処理部において処理済画像データを圧縮処理単位で圧縮処理し、圧縮データを生成する。 - 特許庁

A network controller and a work area on a DRAM are initialized (S31), and when the image processing unit receives a management information initialization end message of the temporary storage file area from an initialization task and a printer initialization end message from a printer control task, after the reception of PDL print data is enabled (S32 to S33), the reception processing of prescribed PDL data is executed (S34).例文帳に追加

ネットワークコントローラとＤＲＡＭ上のワークエリアの初期化を行い（Ｓ３１）、初期化タスクからの一時保存用ファイルの管理情報初期化完了メッセージ及びプリンタ制御タスクからのプリンタ初期化完了メッセージの双方を受信したときはＰＤＬ印字データを受信を可能とした後（Ｓ３２→Ｓ３３）、所定のＰＤＬデータ受信処理を実行する（Ｓ３４）。 - 特許庁

The built-in self-test circuit 11 further has decoders 20-23 having a plurality of encoded processing data and successively decoding and outputting the processing data in response to each received common control signal Ccs respectively and a test pattern generating circuit 13 outputting bit data corresponding to the processing data received from the decoders 20-23 to the DRAM 17 as each test pattern.例文帳に追加

組込み自己テスト回路１１は更に、符号化された複数の処理データを有し、受け取った各共通制御信号Ｃｃｓに夫々対応して処理データを順次に復号化して出力するデコーダ２０〜２３と、デコーダ２０〜２３から受け取った処理データに対応するビットデータを各テストパターンとしてＤＲＡＭ１７に出力するテストパターン発生回路（１３）とを有する。 - 特許庁

More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.例文帳に追加

より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁

A perfect printing mechanism part 15 has a paper reversing part 16 reversing a printing paper sheet to feed it to a printing part formed out of a dram unit 10 and a fixing device 11, a retreating part 17 temporarily retreating at least one printing paper whose one side has been printed, and two separators 181, 182 for switching a conveyance path of the printing paper.例文帳に追加

両面印刷機構部１５は、ドラムユニット１０と定着器１１からなる印刷部に印刷用紙を反転して供給するための用紙反転部１６と、片面印刷の終了した印刷用紙を一時的に少なくとも１枚以上待避させる待避部１７と、印刷用紙の搬送経路を切替えるための２つのセパレータ１８１，１８２とを有している。 - 特許庁

When it is determined that remaining change history data is not data stored right before electricity supply stop after recovery from temporary stop of electricity supply to the DRAM 72b, a brushless motor 60 is operated to an upper limit position of the operation range corresponding to the maximum limit value of the maximum lift, and reference value learning setting the actual value of the maximum lift to the maximum limit value.例文帳に追加

ＤＲＡＭ７２ｂに対する給電が一時的に停止される状態から復帰した後、残存した変更履歴のデータが給電停止の直前に記憶されたデータではない旨判断されたときに、最大リフト量の最大限界値に対応する作動範囲の上限位置にブラシレスモータ６０を作動させ、最大リフト量の実際値を最大限界値に設定する基準値学習を実行する。 - 特許庁

To overcome the problem with an apparatus for forwarding packets, wherein a latency to BANK active, read command input, and data output, and a BANK precharge after data transfer are required for accessing data when the apparatus uses a versatile DRAM memory of low bit unit price and large capacity for achieving high-speed access of forwarding information stored in a storage apparatus, and as a result, the transfer efficiency of data is not raised.例文帳に追加

フォワーディング処理を行う装置は記憶装置に格納されたフォワーディング情報の高速アクセスを実現するために大容量でビット単価が安価な汎用のＤＲＡＭメモリ使用する場合にはデータをアクセスするためにＢＡＮＫアクティブ、リードコマンド入力、データ出力までのレイテンシーおよびデータ転送後のＢＡＮＫプリチャージが必要となりデータの転送効率が上がらないことが課題となる。 - 特許庁

The semiconductor device further integrating and systemizing a plurality of integrated circuits different in functions such as a dram block 1, a logic circuit block 2 and an analog circuit block 3 is provided with a test control circuit 4 controlling input of a test signal to each integrated circuit, and a fuse programming circuit block 5 restricting the input of the test signal to each integrated circuit from the test control circuit 4.例文帳に追加

ＤＲＡＭブロック１、論理回路ブロック２、アナログ回路ブロック３など機能の異なった複数の集積回路をさらに集積してシステム化した半導体装置であって、各々の集積回路へのテスト信号の入力を制御するテストコントロール回路４と、このテストコントロール回路４から各集積回路へのテスト信号の入力を所定の集積回路の１つに限定するヒューズプログラミング回路ブロック５とを設ける。 - 特許庁

Data sent from the processor 1 are separated by the selector 21 into data and vertical parity added to the data, the vertical parity is stored together in the memory (storage DRAM 24 for vertical parity) differen from for data storage, and the vertical parity ECC generating circuit 22 adds an error correction code(ECC) to make good use of the DRAMs without spoiling the reliability.例文帳に追加

処理装置１から送られたデータは、セレクタ２１によりデータと当該データに付加されている垂直パリティとを分離し、垂直パリティをデータ格納用とは別のメモリ（垂直パリティ用格納ＤＲＡＭ２４）にまとめて格納し、さらに、垂直パリティ用ＥＣＣ生成回路２２によりエラー訂正符号（ＥＣＣ）を付加することにより、信頼性を損なわずにＤＲＡＭを有効活用することが可能である。 - 特許庁

As in the above mentioned case, suffering losses as a result of the Asian financial crisis, Korean semiconductor company Hynix Semiconductor was granted certain subsidies including new loans and debt relief by financial institutions, including banks managed by the Korean Government. Concerned that DRAMs produced by Hynix was causing injury to domestic industry in Japan, Elpida Memory Inc. and Micron Japan, Ltd. submitted a petition to the Government of Japan on June 16, 2004, requesting that countervailing duties be imposed upon Korean imports of DRAMs.例文帳に追加

上記と同様、アジア通貨危機を機に深刻な経営危機に陥った韓国ハイニックス社が、韓国政府系金融機関から新規融資、債務免除等の支援措置を受けて、DRAMを輸出したことにより、国内産業に損害を与えている疑いがあるとして、2004年６月16日、我が国半導体企業２社（エルピーダメモリ株式会社及びマイクロンジャパン株式会社）から相殺関税課税申請が提出された。 - 経済産業省

The method for producing favorably flavored corn powder comprises the following process: heating corn kernels or corn paste so as to have a cooking value of 18-60 followed by subjecting the heated corn kernels or corn paste to vacuum freeze drying or to drying with a vacuum dram dryer, and pulverizing the dried corn kernels or corn paste so as to have a n-hexanal content of <2.0 ppm.例文帳に追加

コーンカーネル或いはコーンペーストをクッキング・バリューが１８〜６０となるように加熱処理後、真空凍結乾燥或いは真空ドラムドライヤー乾燥させ粉末化しｎ−ヘキサナール含量２．０ｐｐｍ未満とすることを特徴とする茹でとうもろこし風味の付与された風味良好なコーンパウダーの製造方法；前記方法により得られる茹でとうもろこし風味の付与された風味良好なコーンパウダー；並びに前記方法により得られる茹でとうもろこし風味の付与された風味良好なコーンパウダーを用いた食品を提供する。 - 特許庁