「dRAM」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

A control circuit 2, a control circuit 3, a DRAM 4, a memory 6, a key matrix 7, a display 8, a comparison time memory 12 and a key matrix 13 are connected so that they are compositely controlled by a system controller 5.例文帳に追加

システムコントローラ５によって複合的に制御されるように、制御回路２，制御回路３，ＤＲＡＭ４，メモリ６，キーマトリクス７，ディスプレイ８，比較時間メモリ１２，キーマトリクス１３を接続する。 - 特許庁

In consequence of this determination, when it is normal, it is determined whether this product is a good product for changing functions after performing defect relieving for changing DRAM functions, assembly, a defect acceleration test, a selection test (step S10-S14).例文帳に追加

この判定の結果、正常の場合は、ＤＲＡＭ機能変更欠陥救済、組立、不良加速試験、選別試験を行った後に、機能変更良品か否かを判定する（ステップＳ１０〜Ｓ１４）。 - 特許庁

To provide a synchronous information storage device which controls its operation timing by using a synchronizing clock, exhibits improved performance by realizing high efficiency processing and realizes small power consumption characterizing the DRAM.例文帳に追加

同期クロックを用いて動作のタイミングを制御する同期型情報記憶装置において、高効率な動作処理から性能の向上を図ると共に、ＤＲＡＭの特徴である低消費電力も実現させる。 - 特許庁

A voltage level, including band gap reference voltage of a DRAM, line voltage for boosted word lines, LOW voltage for word lines, HIGH voltage for bit lines, and bit line equalizing voltage is suitable for sampling.例文帳に追加

ＤＲＡＭのバンドギャップ基準電圧、昇圧語線用線路電圧、語線用ＬＯＷ電圧、ビット線用ＨＩＧＨ電圧およびビット線等化電圧を含んだ電圧レベルは、サンプリングに適している。 - 特許庁

A DRAM cell is formed in an active region 7 specified by a separation trench 40 formed at an upper part of a silicon substrate 1 and capacitors C1, C2 are formed at an end part of the relevant active region 7.例文帳に追加

ＤＲＡＭセルは、シリコン基板１の上部に形成された分離トレンチ４０により規定される活性領域７に形成され、当該活性領域７の端部にキャパシタＣ１，Ｃ２が形成される。 - 特許庁

Since image data are exchanged between image input/output parts 12 and 18 and the system memory 20 on the PCI bus 78, it is not necessary to intermediately spool the image data wile using a DRAM buffer.例文帳に追加

画像データはＰＣＩバス７８上で画像入出力部１２、１８とシステムメモリ２０間でやり取りされるので、ＤＲＡＭページバッファを用いて画像データを中間的にスプールする必要が無い。 - 特許庁

Even when the operations of all the systems are stopped, a clock DRAMCLK is supplied at the time of performing refresh so that the refresh of the DRAM 4 can be performed in a prescribed timing in each cycle of a control sequence.例文帳に追加

すべての系統の動作が停止していても、リフレッシュを行う時にはクロックＤＲＡＭＣＬＫを供給し、制御シーケンスの各周期毎の所定のタイミングでＤＲＡＭ４のリフレッシュを行う。 - 特許庁

Synchronously with the transfer of data to and from the DRAM 10, the boundary of sector data is detected by a sector byte counter 130, and the boundary between the sector data and parity is detected by a sector counter 135.例文帳に追加

一方、ＤＲＡＭ１０との間でのデータの授受に同期して、セクタバイトカウンタ１３０ではセクタデータの境界が、また、セクタカウンタ１３５ではセクタデータとパリティとの境界がそれぞれ検出される。 - 特許庁

To attain a control for efficient data transfer by a simple circuit in switching transfer of data with transfer wordage of two or more and data with transfer wordage of 1 to a synchronous DRAM.例文帳に追加

シンクロナスＤＲＡＭに対して、転送語数が複数であるデータや転送語数が１であるデータを切り替えて転送する場合に、効率的にデータ転送を行うための制御を簡単な回路で実現する。 - 特許庁

The DRAM circuit has a plurality of memory cells that do not require sequential access, and at least a part of a plurality of the memory cells has more than two memory cells with respect to a single bit-line contact.例文帳に追加

ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つを越えるメモリセルを有している。 - 特許庁

To provide a temperature information output device (On Die Thermal Sensor: ODTS) for updating accurate temperature information, regardless of the operating mode of a DRAM in a semiconductor element.例文帳に追加

半導体素子において、ＤＲＡＭの動作モードに関係なく、正確な温度情報を更新する温度情報出力装置（Ｏｎ Ｄｉｅ Ｔｈｅｒｍａｌ Ｓｅｎｓｏｒ；ＯＤＴＳ）を提供する。 - 特許庁

To enhance the heat resistance at the connection part with a polycrystalline silicon plug or a silicon substrate, and suppress the increase of connection resistance at the connection part in the subsequent heat process, in the partial wiring of a DRAM.例文帳に追加

ＤＲＡＭの局所配線において、多結晶シリコンプラグまたはシリコン基板との接続部分の耐熱性を向上し、その後の熱工程における接続部分の接続抵抗の増加を抑制する。 - 特許庁

To provide a bank controller capable of executing excellent data communication processing between a FIFO memory of each processing part and a synchronous DRAM, an information processing device, an imaging device and a control method.例文帳に追加

各処理部のＦＩＦＯメモリと同期型ＤＲＡＭとの間で良好なデータ通信処理の実行を可能とするバンクコントローラ、情報処理装置、撮像装置、および制御方法を提供する。 - 特許庁

To correctly read out data stored in a storage node while rewriting the data in the storage node without reversing the read-out data even if a DRAM is composed of gain cells including three transistors.例文帳に追加

３個のトランジスタを含むゲインセルからＤＲＡＭが構成されている場合においても、読み出しデータを反転せずに記憶ノードに書き戻すことを可能としつつ、記憶ノードに記憶されたデータを正しく読み出す。 - 特許庁

At this time, regarding error data to be diffused in a start raster and error data to be diffused from an end raster, a RAM 116 including a DRAM having a relatively low operating speed is accessed.例文帳に追加

この際、先頭ラスターに拡散する誤差データおよび最終ラスターから拡散される誤差データについては、動作速度が比較的遅いＤＲＡＭ等で構成されるＲＡＭ部１１６にアクセスする。 - 特許庁

To provide a semiconductor device reduced in an occupied area of a circuit disposed in a peripheral circuit region and reduced in a chip size of the semiconductor device such as a DRAM, and a method of manufacturing the same.例文帳に追加

ＤＲＡＭ素子のような半導体装置において、周辺回路領域に配置する回路の占有面積が削減でき、チップサイズの小さな半導体装置及びその製造方法を提供する。 - 特許庁

To obtain a polymer for preventing irregular reflection, usable when forming superfine pattern of 64M, 356M, 1G, 4G, 16G DRAM, and capable of increasing the yield of the product, and further to provide a method for producing the polymer.例文帳に追加

６４Ｍ、２５６Ｍ、１Ｇ、４Ｇ １６Ｇ ＤＲＡＭの超微細バターンの形成時に使用でき、製品の収率を増大させることができる乱反射防止膜用重合体とその製造方法を提供する。 - 特許庁

To provide a semiconductor memory in which a bit line contact of a high aspect ratio is attained controlling an increase of the number of manufacturing processes in a DRAM having a CUB structure, and to provide its manufacturing method.例文帳に追加

ＣＵＢ構造を有するＤＲＡＭにおいて、製造工程数の増加を抑えつつ、高アスペクト比のビット線コンタクトを実現した半導体記憶装置およびその製造方法を提供する。 - 特許庁

A flash memory 51 stores a unique secretion key and a prescribed address message to be generated from a system after setting the secretion/normalization areas and the DRAM 50 is started by a secretion/normalization startup program.例文帳に追加

フラッシュメモリ５１はユニックな秘密化キーと、秘密化／ノーマル化エリアを設定後にシステムより生じる所定のアドレスメッセージとを記憶し、ＤＲＡＭ５０は秘密化／ノーマル化起動プログラムによって起動される。 - 特許庁

To provide a manufacturing method for a semiconductor device including a MOS transistor having desired characteristics in performance after a heat treatment process related to a manufacturing process of DRAM and the like.例文帳に追加

ＭＯＳトランジスタを含む半導体装置の製造方法に関し、ＤＲＡＭの製造プロセスなどに伴う熱処理を経た後に、所望の特性を発揮するＭＯＳトランジスタを製造することを目的とする。 - 特許庁

A DRAM 1, which is the semiconductor storage device where data is read by comparing the potential of a memory cell with the reference potential of a reference cell, is provided with capacitors 22 and 32 and capacitors 82 and 92.例文帳に追加

ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、キャパシタ２２，３２、およびキャパシタ８２，９２を備えている。 - 特許庁

To provide a semiconductor integrated circuit which can reduce the power consumption of an LSI in which a CPU and DRAM is incorporated in a mixed state when the LSI performs refreshing operation in a standby mode with the purpose of reducing the power consumption.例文帳に追加

ＣＰＵとＤＲＡＭを混載するＬＳＩにおいて低消費電力化を目的とするスタンバイモード時のリフレッシュ動作の消費電力を低減することができる半導体集積回路を提供する。 - 特許庁

The refresh counter RC changes a refreshment interval according to the temperature by an output signal of the temperature measurement module TMP, and generates an address to perform refreshment in accordance with the refreshment interval of the DRAM.例文帳に追加

リフレッシュカウンタＲＣは、温度計測モジュールＴＭＰの出力信号によって温度に応じたリフレッシュ間隔の変更を行い、ＤＲＡＭのリフレッシュ間隔にあわせてリフレッシュを行うアドレスを生成する。 - 特許庁

To provide a memory control apparatus and a memory control method in which the reduction of a memory band width can be effectively avoided even if the refresh processing of a DRAM and normal memory access processing are executed simultaneously.例文帳に追加

ＤＲＡＭのリフレッシュ処理と通常のメモリアクセス処理とが重なったときにもメモリバンド幅の低下を有効に回避させることが可能なメモリ制御装置およびメモリ制御方法を提供する。 - 特許庁

To provide a laser aligner for lithography that makes possible a lithography exposure of sub-micron units such as a pattern line width of 0.3 μm corresponding to a 64-bit DRAM having high integration density.例文帳に追加

高集積密度の高い６４ビットＤＲＡＭに対応するパターン線巾０．３μｍというサブミクロン単位の描画露光が可能となるリソグラフィ用レーザ露光装置を提供する事を目的とする。 - 特許庁

In a DRAM memory cell being a semiconductor memory, a bit line 21a connected to a bit line plug 20b and a local wire 21b are arranged on a first inter-layer insulation film 18.例文帳に追加

半導体記憶装置であるＤＲＡＭのメモリセルにおいて、第１層間絶縁膜１８の上には、ビット線プラグ２０ｂに接続されるビット線２１ａと、局所配線２１ｂとが設けられている。 - 特許庁

The logic circuit 8 switches data being an object of data processing to either of stored data stored in the DRAM 4 or data given from a terminal 14 in accordance with a control signal.例文帳に追加

ロジック回路８は、制御信号に応じて、データ処理を行う対象となるデータを、ＤＲＡＭ４に格納されている記憶データあるいは端子１４から与えられるデータのいずれか一方に切りかえる - 特許庁

To provide a memory cell, the manufacturing method of the memory cell, and a semiconductor storage device and electronic equipment including the memory cell contriving low consumption power in the simple configuration of a conventional DRAM average quality.例文帳に追加

従来のＤＲＡＭ並みの簡素な構成であってさらに低消費電力化を図るメモリセル、メモリセルの製造方法、そのメモリセルを含む半導体記憶装置及び電子機器を提供する。 - 特許庁

To provide a semiconductor memory equipped with a test circuit whose I/O constitution is small and which is useful for shorting the test time of a DRAM and simplifying the test process, and to suppress the variation and dispersion of input capacity.例文帳に追加

Ｉ／Ｏ構成の小さいＤＲＡＭのテスト時間の短縮とテスト工程の簡略化に役立つテスト回路を備えた半導体記憶装置を提供し、入力容量の変化やばらつきを抑制する。 - 特許庁

To prevent access conflict between data processed by a first chip and data processed by a second chip when the data processed by the first chip is transferred to a DRAM via a bus and the second chip.例文帳に追加

第１のチップで処理されたデータがバス及び第２のチップを経由してＤＲＡＭに転送される場合に、第１のチップで処理されたデータと第２のチップで処理されたデータとのアクセス競合を防止する。 - 特許庁

Read-out of main data from a DRAM 501 in generating an error detection and error correction code is performed by batch, and only data required for generating the error detection and error correction code are separated (502) from the main data and transferred.例文帳に追加

エラー検出、エラー訂正コード生成時のＤＲＡＭ５０１からのメインデータの読み出しを一括で行い、メインデータからエラー検出、エラー訂正コード生成に必要なデータのみを分離し（５０２）、転送する。 - 特許庁

This memory circuit can be applied to an SRAM, a DRAM, a mask ROM and the like and a display device having multiple functions can be formed by forming the memory circuit integrally with the display device.例文帳に追加

本発明はＳＲＡＭ、ＤＲＡＭ、マスクＲＯＭなどに適応が可能であり、本発明のメモリ回路を表示装置と一体形成することで、より多機能な表示装置を構成することが可能になる。 - 特許庁

To provide technique by which an access time is shortened in write-in operation preventing destruction of data stored in a non-selection memory cell connected to a selecting word line, in write-in operation of a DRAM.例文帳に追加

ＤＲＡＭの書き込み動作において、選択ワード線に接続されている非選択メモリセルに記憶されたデータの破壊を防止しながら、書き込み動作におけるアクセス時間を短縮する技術を提供する。 - 特許庁

Each DRAM 10 comprises a memory cell array 50, saving address register 12, 14 for storing the defective address information, and a redundant memory cell 11 to be substituted for a defective memory cell in the memory cell array 50.例文帳に追加

ＤＲＡＭ１０は、メモリセルアレイ５０と、不良アドレス情報を格納するための救済アドレスレジスタ１２、１４と、メモリセルアレイ５０の欠陥があるメモリセルに対して代替される冗長メモリセル１１と、を有する。 - 特許庁

To provide a bit line sense amplifier drive control circuit and a bit line sense amplifier drive control method of a synchronous DRAM, that enable effective data output, even in a short clock period by reducing time required for the primary amplification of data.例文帳に追加

データの１次増幅に必要な時間を短縮させて、短いクロック周期においても有効なデータを出力できる同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供する。 - 特許庁

A data storage part (SU) of a TCAM cell (TMC) is constituted of two twin cells (TW0, TW1) having respectively 2 bits DRAM cells (MC1-MC4), complementary data is stored in each twin cell respectively.例文帳に追加

ＴＣＡＭセル（ＴＭＣ）のデータ記憶部（ＳＵ）を、それぞれが２ビットのＤＲＡＭセル（ＭＣ１−ＭＣ４）を有する２つのツインセル（ＴＷ０，ＴＷ１）で構成し、各ツインセルそれぞれに相補データを格納する。 - 特許庁

When data are reproduced, a reproduction signal from an optical disk 1 is demodulated in a demodulation circuit 3 and the data of the demodulated data and parity is stored in a DRAM 4 and the parity is stored in an SRAM 6 for parity.例文帳に追加

データ再生時、光ディスク１からの再生信号は復調回路３で復調され、復調されたデータとパリティのうちデータはＤＲＡＭ４にパリティはパリティ用のＳＲＡＭ６に格納される。 - 特許庁

A DRAM cell is made to operate with a capacity smaller than a capacity required by a conventional buried strap trench (BEST) while all the negative influences upon the performance of a device are practically not caused.例文帳に追加

ＤＲＡＭセルは、実質的に、デバイスの性能に全てのマイナス影響を引き起こすことなく、従来の埋め込みストラップトレンチ（ＢＥＳＴ）セルに必要な容量よりも少ない容量で動作する。 - 特許庁

A switch 24 first selects the output of the signal processing circuit 20 to be given to a compression circuit 26 and then selects the thumbnail pictures from the DRAM 16 to be given to the compression circuit 26.例文帳に追加

はスイッチ２４は、当初、信号処理回路２０の出力を選択して圧縮回路２６に供給し、その後ＤＲＡＭ１６からのサムネイル画像データを選択して圧縮回路２６に供給する。 - 特許庁

The EDRAM 12 includes plural pairs of DRAM banks 16 and SRAM caches 18, each bank includes a matrix-shaped storage position and storage data for its one column can be loaded to a corresponding cache.例文帳に追加

ＥＤＲＡＭ１２は、複数対のＤＲＡＭバンク１６及びＳＲＡＭキャッシュ１８を含み、各バンクは行列状の記憶位置を含み、その１列分の記憶データが対応するキャッシュにロード可能である。 - 特許庁

The DRAM core 104 is provided with decoding circuits 125, 126 which are provided corresponding respectively to the operation modes, decode corresponding control signals, and generate an internal control signal for a memory cell array 121.例文帳に追加

ＤＲＡＭコア１０４は、動作モードにそれぞれ対応して設けられ、対応する制御信号をデコードして、メモリセルアレイ１２１に対する内部制御信号を生成するためのデコーダ回路１２５、１２６を備える。 - 特許庁

This image processor has a DRAM 147 by which display data containing plural 1st image data showing respective colors of plural pixels arranged in a matrix state are stored and the plural 1st pixel data can be written simultaneously.例文帳に追加

マトリクス状に配置された複数の画素の色をそれぞれ示す複数の第１の画素データを含む表示データを記憶し、複数の第１の画素データを同時に書き込み可能なＤＲＡＭ１４７を有する。 - 特許庁

A semiconductor integrated circuit is provided with a cache memory comprising a DRAM, in which plural memory cells are placed in rows at the intersections of plural word lines and plural bit lines and microprocessors.例文帳に追加

半導体集積回路１１は、複数のワード線と複数のビット線との各交差部分に複数のメモリセルが行列状に配設されたＤＲＡＭから成るキャッシュメモリ１５と、マイクロプロセッサ１３とを備えている。 - 特許庁

To suppress diffusion of ruthenium, or the like, into hafnium oxide, or the like, in a DRAM capacitor using ruthenium or ruthenium oxide into an upper electrode and hafnium dioxide or zirconium oxide into an insulating film.例文帳に追加

ルテニウム或いは酸化ルテニウムを上部電極、二酸化ハフニウム或いは酸化ジルコニウムを絶縁膜に用いたＤＲＡＭキャパシタにおいて、ルテニウム等の二酸化ハフニウム等中への拡散を抑制すること。 - 特許庁

This DRAM circuit, 100 control independently magnitude of voltage difference indicated between a pair of bit line and detected by a sense amplifier 102 by a test system 200 when sensitivity of the sense amplifier 102 is decided.例文帳に追加

本発明ＤＲＡＭ回路は、センスアンプの感度を決定する場合に、テストシステムを使用して、一対のビット線の間に表れ且つセンスアンプによって検知される電圧差の大きさを独立的に制御する。 - 特許庁