「dRAM」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

To solve the problem that the efficiency of memory access deteriorates by a bit width conversion period of data generated when an internal data transfer width is narrower than a data bus width of a DRAM.例文帳に追加

内部のデータ転送バス幅がＤＲＡＭのデータバス幅より小さい場合に生じるデータのビット幅変換期間によるメモリアクセスの効率の低下を解決する。 - 特許庁

To obtain a method of manufacturing a DRAM, which is high in resistance to fatigues in a ferroelectric capacitor structure and where a ferroelectric(FE) film is kept free from crackings caused by thermal treatment in a manufacturing process.例文帳に追加

強誘電体キャパシタ構造における疲労に強く且つ製造時の熱処理に伴う強誘電体（ＦＥ）膜のクラツクのないＤＲＡＭの製造方法を提供する。 - 特許庁

Even when the DRAM (1)9 is set to a power saving mode, the program information can be accessed, and a time to be spent on the restoration of a normal mode from the power saving mode can be shortened.例文帳に追加

ＤＲＡＭ（１）９を節電モードにしてもプログラム情報にアクセス可能であり、また節電モードから通常モードへの復旧に要する時間が短縮できる。 - 特許庁

An operation display part 48 accepts setting data for emphasizing the part in which the output image and the register mark are overlapped, the part being extracted by the DRAM control IC 56.例文帳に追加

操作表示部４８は、ＤＲＡＭ制御ＩＣ５６によって抽出された出力画像とトンボマークとが重なる部分を強調するための設定データを受け付ける。 - 特許庁

A MISFET-QM constituting a DRAM cell together with a trench capacitor C, and a MISFET-QS constituting a logic circuit are formed on the second silicon substrate 2.例文帳に追加

第２のシリコン基板２には、トレンチキャパシタＣと共にＤＲＡＭセルを構成するＭＩＳＦＥＴ−ＱＭと、ロジック回路を構成するＭＩＳＦＥＴ−ＱＳが形成される。 - 特許庁

A gate electrode having gate structures 16a, 16b and sidewall spacers 22a on a silicon wafer 10 in a DRAM forming region and a logic forming region.例文帳に追加

ＤＲＡＭ形成領域とロジック形成領域とにおけるシリコン基板１０の上に、ゲート構造１６ａ，１６ｂとサイドウォールスペーサ２２ａ，…を有するゲート電極が形成されている。 - 特許庁

Consequently, data outputted from the SDRAM 2 are held as they are and the MPU 1 and I/O device are able to obtain the data in the same timing with the DRAM.例文帳に追加

これにより、ＳＤＲＡＭ２から出力されるデータがそのまま保持され、ＤＲＡＭと同様のタイミングで、ＭＰＵ１やＩ／Ｏデバイスがデータを取得することができる。 - 特許庁

The DRAM device 40 then captures write data propagated through a DQ bus 104 at a write data capture starting point when the given clock number passes.例文帳に追加

その後、ＤＲＡＭデバイス４０は、所定クロック数が経過した時点をライトデータの取込開始時点として、ＤＱバス１０４を伝播してきたライトデータの取込みを行う。 - 特許庁

A refresh timer circuit 4 for self-refresh mode inside a DRAM 1 periodically generates a time-up signal 6 for performing refresh operation for holding cell data.例文帳に追加

ＤＲＡＭ１内部のセルフ・リフレッシュモード用のリフレッシュ・タイマ回路４は、セルデータ保持のためのリフレッシュ動作を行うためにタイムアップ信号６を周期的に生成している。 - 特許庁

By shielding the time of activation/precharge when simultaneously accessing the image data of the respective colors, access efficiency to the synchronous type DRAM 604 is improved.例文帳に追加

各色の画像データを同時にアクセスする際の活性化・プリチャージの時間を隠蔽することによって、同期式ＤＲＡＭ６０４へのアクセス効率を向上させることができる。 - 特許庁

In a DRAM memory cell constituted of an access Tr103 and a cell capacitor 104, a depletion type MOSFET is used for the access Tr103 and the cell capacitor 104.例文帳に追加

アクセスＴｒ１０３及びセルキャパシタ１０４とで構成されるＤＲＡＭメモリセルにおいて、アクセスＴｒ１０３及びセルキャパシタ１０４にデプレッション型ＭＯＳＦＥＴを用いる。 - 特許庁

The DRAM cell includes a MOS transistor having a gate electrode 12 and a side wall 13, and also includes a capacitor having an upper electrode 22 and its side wall 23.例文帳に追加

ＤＲＡＭセルは、ゲート電極１２およびそのサイドウォール１３を備えるＭＯＳトランジスタと、上部電極２２およびそのサイドウォール２３を備えるキャパシタを有している。 - 特許庁

The DRAM 3 includes: a refresh mode for intermittently refreshing by using the external power; and a self-refresh mode for intermittently refreshing by using the DC power.例文帳に追加

そのＤＲＡＭ３は、外部電力を用いて間欠的にリフレッシュするリフレッシュモードと、直流電力を用いて間欠的にリフレッシュするセルフリフレッシュモードとを有している。 - 特許庁

On a first source-drain region 113 and a first gate electrode 117 of a first transistor 114 in the DRAM region 104, a cobalt silicide layer 115 is prepared.例文帳に追加

ＤＲＡＭ領域１０４中の第一トランジスタ１１４の第一ソース・ドレイン領域１１３および第一ゲート電極１１７上にコバルトシリサイド層１１５が設けられている。 - 特許庁

A ruthenium film 55 and a silicon oxide film 56 being a base electrode 51 of the memory cell of a DRAM are formed, and then a photoresist film 57 is patterned on the silicon oxide film 56.例文帳に追加

ＤＲＡＭのメモリセルの下部電極５１となるルテニウム膜５５およびシリコン酸化膜５６を形成後、シリコン酸化膜５６上にフォトレジスト膜５７をパターニングする。 - 特許庁

The built-in redundancy analysis circuit 400 restricts an effective use region of an address storage circuit which stores the defective address, according to the capacity of a DRAM core to be tested.例文帳に追加

ビルトイン冗長解析回路４００は、テスト対象となるＤＲＡＭコアの容量に応じて、不良アドレスを格納するアドレス記憶回路の有効な使用領域を制限する。 - 特許庁

The image information stored in the DRAM 76 is outputted to make an image in the same direction as that of the formed image to form the image on the other surface of the recording paper.例文帳に追加

ＤＲＡＭ７６に格納された画像情報を、前記画像形成した画像と同じ向きの画像となるように出力させ、記録紙の他方の面に、画像を形成させる。 - 特許庁

When the attachment/ detachment of the device 10 for recording data is detected, the memory residual data of the DRAM 7 are rewritten by the changed memory residual of the storage medium.例文帳に追加

データを記録するためのデバイス１０の着脱が検出された場合は、変更後の記憶媒体のメモリ残量でＤＲＡＭ７上のメモリ残量データを書き換える。 - 特許庁

In a step 1, a CPU controls an information recording medium I/F through a CPU bus to copy a file allocation table (FAT) of the information recording medium in a dynamic random access memory (DRAM) for the FAT.例文帳に追加

ステップＳ１において、ＣＰＵは、ＣＰＵバスを介して、情報記録媒体Ｉ／Ｆを制御し、情報記録媒体のＦＡＴを、ＦＡＴ用ＤＲＡＭにコピーさせる。 - 特許庁

An arbiter 17 determines a bus master to be permitted in accordance with requests of data transfer with a DRAM 3 which are outputted from the CPU interface 11 and respective DMACs 26 to 28.例文帳に追加

アービタ１７はＣＰＵインタフェース１１及び各ＤＭＡＣ２６〜２８からのＤＲＡＭ３との間のデータ転送の要求に応じて許可するバスマスタを決定する。 - 特許庁

After an I/FDMA block 105 has transferred image data to discrete addresses in the region of a DRAM 106 by a direct memory access, and developed them, a head DMA block 108 reads the image data in the region of the DRAM 106 by addresses which continue in the arrangement direction of recording heads, and transfers the image data to a recording head 103.例文帳に追加

Ｉ／ＦＤＭＡブロック１０５が画像データをＤＲＡＭ１０６領域内の離散したアドレスにダイレクトメモリアクセスにより転送して展開した後、ヘッドＤＭＡブロック１０８がＤＲＡＭ１０６領域内の画像データを前記記録ヘッドの配列方向に連続するアドレスで読み出し記録ヘッド１０３に転送する構成を特徴とする。 - 特許庁

Data of a DRAM memory array is saved to a corresponding nonvolatile memory region before entry of a data holding mode or disconnection of a power supply, and at the exit from the data holding mode or when powered on, data is transferred to the DRAM memory array from the nonvolatile memory region, access of normal reading/writing is performed for the memory array, data holding is performed in the nonvolatile memory region.例文帳に追加

ＤＲＡＭメモリアレイのデータを、データ保持モードのエントリ又は電源切断前に、対応する不揮発性メモリ領域に退避させ、データ保持モードからのエグジット又は電源投入時に、不揮発性メモリ領域からＤＲＡＭメモリアレイにデータを転送し、通常の読み出し／書き込みアクセスはＤＲＡＭメモリアレイに対して行われ、データ保持は、不揮発メモリ領域で行う。 - 特許庁

To obtain a DRAM semiconductor memory in which a high speed operation can be realized which securing operation margin by dissolving the restriction of connection relation between a pair of bit lines and a pair of data buses by a column selection gate in a DRAM of a direct sense system, and optimizing independently the internal timing control at the read-out and the internal timing control at the time of write-in.例文帳に追加

ダイレクトセンス方式のＤＲＡＭにおけるコラム選択ゲートによる、ビット線対とデータバス対との接続関係の制約を解消するとともに、読み出し時の内部タイミング制御と書き込み時の内部タイミング制御とを独立して最適化することで、動作マージンを確保しながら高速動作を実現できるＤＲＡＭ半導体記憶装置を提供する。 - 特許庁

The transfer control circuit 12 transfers data of the flash memory 11 to a DRAM 9 in response to the rise of a power source potential VDD, transfers the data of the DRAM 9 to the flash memory 11 in response to a signal PWOFF indicating that an external power switch is turned OFF, and outputs a signal READY for turning OFF an internal power switch 7.例文帳に追加

転送制御回路１２は、電源電位ＶＤＤの立上がりに応答してフラッシュメモリ１１のデータをＤＲＡＭ９に転送させ、外部電源スイッチ１５がオフされたことを示す信号ＰＷＯＦＦが与えられたことに応じてＤＲＡＭ９のデータをフラッシュメモリ１１に転送させ、内部電源スイッチ７をオフさせるための信号ＲＥＡＤＹを出力する。 - 特許庁

The SDRAM control system is equipped with: an SDRAM 1 having self-refresh function that operates in a high-enegy saving mode; a DRAM controller 2 to perform control for selectively and variably setting an operation temperature setting value for self-refresh in a different temperature range; and a CPU 3 for issuing an instruction for the control of the DRAM controller 2.例文帳に追加

このＳＤＲＡＭ制御システムは、高省エネルギー動作モードで動作するセルフリフレッシュ機能を持つＳＤＲＡＭ１と、セルフリフレッシュ移行時における動作温度の設定値を温度レンジが異なるものとして選択的に可変設定するための制御を行うＤＲＡＭコントローラ２と、このＤＲＡＭコントローラ２による制御の指示を行うＣＰＵ３と、を備えている。 - 特許庁

To suppress short channel effect to contrive stabilization of transistor characteristic by contriving resistance of a word line, suppression of connection leak, reduction of contact resistance due to increase of a contact area of a dispersion layer and a taking-out electrode, reduction of a dram cell and voltage resistance securing between the word line and the taking-out electrode, and extending effective channel length in a dram.例文帳に追加

ＤＲＡＭにおいて、ワード線の低抵抗化、接合リークの抑制、拡散層と取り出し電極との接触面積の増大によるコンタクト抵抗の低減とＤＲＡＭセルの縮小化、ワード線・取り出し電極間の耐圧確保を図り、実効チャネル長を延ばすことで短チャネル効果を抑制しトランジスタ特性の安定化を図る。 - 特許庁

To obtain a highly reliable DRAM hybrid semiconductor device in which a good metal silicide layer capable of suppressing junction leak and channel leak of a transistor is formed on a lightly doped diffusion layer of the source-drain region at a DRAM part, and wiring resistance and contact resistance are reduced by increasing the area of the metal silicide layer.例文帳に追加

ＤＲＡＭ部において、接合リークおよびトランジスタのチャネルリークを抑制できる、良好な金属シリサイド層をソース・ドレイン領域の低濃度拡散層上に形成すると共に、この金属シリサイド層の面積を増大させて、配線抵抗の低減およびコンタクト抵抗の低減を図り、高速で信頼性の高いＤＲＡＭ混載半導体装置を得る。 - 特許庁

In the case that reading/writing of data is requested when the data memory portion 15 is in a sleep mode, the engine portion 11 judges whether the reading/writing can be performed in the cache area of the DRAM 24 and, when it is possible, performs the reading/ writing only in the cache area of the DRAM 24 without bringing the data memory portion 15 back from the sleep mode.例文帳に追加

そして、エンジン部１１は、データ記憶部１５がスリープモードにある時、データのリード／ライトを要求されると、このリード／ライトをＤＲＡＭ２４のキャッシュエリア内で処理できるかどうか判断し、処理できる場合には、データ記憶部１５をスリープモードから復帰させることはせずに、このリード／ライトをＤＲＡＭ２４のキャッシュエリア内でのみ処理する。 - 特許庁

The transmission rate converter converts data of an n-bit width inputted by a variable rate from a picture data output device to a 2n-bit width within an FPGA 5, writes the converted data in a DRAM 7 having a 2n-bit bus width and outputs the data stored in the DRAM 7 to a communication IC 3 by a fixed rate with the n-bit width as a data width.例文帳に追加

画像データ出力装置１０９から可変レートで入力されるｎビット幅のデータを、ＦＰＧＡ５内で２ｎビット幅に変換し、変換したデータを２ｎビットのバス幅を持つＤＲＡＭ７に書き込み、ＤＲＡＭ７に記憶されたデータは、データ幅をｎビット幅にして固定レートで通信ＩＣ３に出力することを特徴とする伝送レート変換装置。 - 特許庁

The optical disk device 100 includes temporarily recording information on the section in a DRAM 7, reading out the data from the DRAM 7, reproducing the stored information on the section in a reproduction section 12, and stopping laser irradiation of an optical pickup 11, when a system controller 2 performs repetitive reproduction on the same section of the optical disk 101.例文帳に追加

本発明の光ディスク装置１００は、システムコントローラ２が、光ディスク１０１の同一区間を繰り返し再生する際に、その区間の情報をＤＲＡＭ７に一時的に記録し、このＤＲＡＭ７からデータを読み出して記憶した区間の情報を再生部１２に再生させるとともに、光ピックアップ１１のレーザ照射を停止することを特徴とする。 - 特許庁

In the DSP 10, an operation, that audio data which are five times compressed are read out of a disk 20 for ten seconds and are stored in a DRAM 12 and simultaneously the audio data which are stored in the DRAM 12 are decoded into one time rate of audio data by controlling a decoder 13 to output them for fifty seconds via a DAC 14 or the like, is repeated.例文帳に追加

ＤＳＰ１０は、５倍圧縮されたオーディオデータをディスク２０から１０秒間読み出してＤＲＡＭ１２に記憶するのと並行して、デコーダ１３を制御してＤＲＡＭ１２に記憶されたオーディオデータを１倍のレートのオーディオデータにデコードしてＤＡＣ１４等を介して５０秒間出力するという動作を繰り返し行う。 - 特許庁

The movement of data is further improved by setting up complete reading of four banks and complete writing of four banks by a network processor in each repeat of a DRAM time clock.例文帳に追加

データの移動は、ＤＲＡＭタイム・クロックの繰り返しごとにネットワーク・プロセッサによって４バンクの完全「読み出し」と４バンクの完全「書き込み」を設定することによって、さらに改善される。 - 特許庁

In addition, a dual-mode DRAM array is proposed so that at least a portion of the array can be used to monitor high-energy particle activities, during a soft-error detection (SED) mode.例文帳に追加

更に、デュアル・モードのＤＲＡＭアレイが提案され、その結果、アレイの少なくとも一部が、ソフト・エラー検出（ＳＥＤ）モードの間、高エネルギー粒子の活動をモニタするために使用され得る。 - 特許庁

First-half two-data periods of data being 4 parallel signals having 4 data widths are write periods, and the output of the input data conversion section 1 is given to the DRAM blocks 70-73 and 80-83.例文帳に追加

４並列化された４データ幅を有するデータの前半２データ期間は書込み期間であり、入力データ変換部１の出力をＤＲＡＭブロック７０〜７３，８０〜８３に送出する。 - 特許庁

To prevent the drop of operation property of a semiconductor integrated circuit device, by reducing the parasitic of a MISFET made in the logic part of a logic-DRAM mixed LSI.例文帳に追加

ロジック−ＤＲＡＭ混載ＬＳＩのロジック部に形成されるＭＩＳＦＥＴの寄生抵抗を低減することによって、半導体集積回路装置の動作特性の低下を防止する。 - 特許庁

The DRAM 9 stores JPEG data reproduced from the external storage medium 11, applies JPEG expansion to the data and an LCD 8 displays the expanded image via the memory controller 5 and a buffer memory 6.例文帳に追加

外部記憶媒体１１から再生したＪＰＥＧデータをＤＲＡＭ９に記憶し、次にＪＰＥＧ伸張し、メモリコントローラ５、バッファメモリ６を介してＬＣＤ８により表示する。 - 特許庁

To provide a data processor, wherein a time to be spent on the restoration of a normal mode from a power saving mode is shortened by allowing a program to operate on a DRAM even in a power saving mode.例文帳に追加

節電モード時においてもプログラムをＤＲＡＭ上で動作させるようにして、節電モードから通常モードへの復旧に要する時間を短縮したデータ処理装置を提供する。 - 特許庁

To provide an inspection system capable of improving an inspection quality by expanding the inspection content when an LSI having high speed DRAM I/F is inspected by a low speed LSI tester.例文帳に追加

高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを低速ＬＳＩテスターで検査する場合の検査内容を拡大し、検査品質を向上することができる検査システムを提供する。 - 特許庁

Namely, the display driver IC is mounted internally with a DRAM 10 which has a plurality of memory cells 11 and is stored with digital data DL corresponding to a display image.例文帳に追加

すなわち、本発明に係る表示ドライバＩＣ１は、複数のメモリセル１１を有し表示画像に対応したデジタルデータＤＬが格納されるＤＲＡＭ１０を内部に搭載している。 - 特許庁

To provide a control device and method for an active termination resistor, capable of controlling an on/off state of the active termination resistor of a DRAM irrespective of an operation mode of DRAMs mounted in a memory module.例文帳に追加

メモリモジュールに装着されたＤＲＡＭの動作モードにかかわらずＤＲＡＭの能動終端抵抗のオン／オフを制御できる能動終端抵抗の制御装置及び方法を提供する。 - 特許庁

The plane computer uses ASIC-DRAM 1, connects an arithmetic block and a storage block with a data bus of a huge bus width, and handles plane area data as a computational object.例文帳に追加

本発明に係る面計算機は、ＡＳＩＣ−ＤＲＡＭ１を利用し、演算ブロックと記憶ブロックとを巨大なバス幅のデータバスで接続し、計算対象として面領域データを取り扱う。 - 特許庁

Thus, the semiconductor memory device, in which a mixture of a DRAM memory cell array and a nonvolatile RRAM memory cell array are installed commparatively and the area can optionally be set after manufacturing, is obtained.例文帳に追加

これにより、ＤＲＡＭメモリセルアレイと不揮発性のＲＲＡＭメモリセルアレイを混載し、製造後に任意に領域を設定可能な半導体記憶装置を実現することができる。 - 特許庁

In order to harness high performance of the signal lines in an interface, it is desirable to make the number of signal lines to the minimum and to make bandwidth for the signal lines interfacing to the DRAM to the maximum.例文帳に追加

インタフェースにおける信号線の高パフォーマンスを活かすために、信号線の数を最小限にし、ＤＲＡＭとインタフェースする信号線の帯域幅を最大限にすることが望ましい。 - 特許庁

To shorten a data write-in time at a test time by giving a function writing the data read out from a specified bank in another bank in a synchronous type DRAM(dynamic random access memory) having multi-bank constitution.例文帳に追加

マルチバンク構成を有する同期型ＤＲＡＭにおいて、特定のバンクから読み出したデータを他のバンクに書き込みを行う機能を持たせ、試験に際してデータ書き込み時間を短縮する。 - 特許庁

An A-MOS synapse can implement comparable integration to that of a DRAM because of its simplified circuit configuration and compact circuit size.例文帳に追加

（連想メモリーを構成するニューラルネットワークでは、シナプスの数がニューロン数のほぼ２乗に比例して多数必要なので、シナプスの高集積化が連想メモリーの高集積化に最も有効である。） - 特許庁