「dRAM」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

To measure a transistor itself on an actual device without using measurement TEG in measurement of a transistor of a differential type sense amplifier incorporated in a DRAM or the like.例文帳に追加

ＤＲＡＭ等に内蔵される差動型センスアンプのトランジスタ特性の測定において測定ＴＥＧを用いるのではなく、実デバイス上のトランジスタ自体を測定する。 - 特許庁

The resolution converter 8 converts the resolution of the received image so that the size of the image is required for display on an image display device 3 and writes the converted image back to the DRAM 4.例文帳に追加

解像度変換装置８は入力された画像を画像表示装置３で表示するのに必要な大きさの画像に解像度変換し、ＤＲＡＭ４に書き戻す。 - 特許庁

To allow the use of a general DRAM as a data memory part in an image processor of SIMD(single instruction multiple data) structure to reduce the cost and improve the computing speed.例文帳に追加

ＳＩＭＤ構成の画像処理プロセッサで、データメモリ部として汎用のＤＲＡＭを使うことができ、コストの低減が図れるようにし、演算速度の向上を図れるようにする。 - 特許庁

An impurity is then implanted in the first region to form a logical region 100, and an impurity is implanted in the second region for forming a DRAM region 101.例文帳に追加

次に、第１の領域に不純物を注入して論理領域１００を形成し、第２領域に不純物を注入してＤＲＡＭ領域１０１を形成する。 - 特許庁

To provide a semiconductor device that can establish both high switching characteristic in a grooved gate transistor constituting a DRAM cell transistor and high-speed performance of a device.例文帳に追加

ＤＲＡＭのセルトランジスタを構成する溝型ゲートトランジスタにおける良好なスイッチング特性と、デバイスの高速パフォーマンスとを両立させる半導体装置を提供する。 - 特許庁

The DRAM device 40 then captures write data propagated through a DQ bus 104 at a write data capture starting point when the given clock number passes.例文帳に追加

その後、ＤＲＡＭデバイス４０は、所定クロック数が経過した時点をライトデータの取込開始時点として、ＤＱバス１０４を伝播してきたライトデータの取込みを行う。 - 特許庁

A refresh timer circuit 4 for self-refresh mode inside a DRAM 1 periodically generates a time-up signal 6 for performing refresh operation for holding cell data.例文帳に追加

ＤＲＡＭ１内部のセルフ・リフレッシュモード用のリフレッシュ・タイマ回路４は、セルデータ保持のためのリフレッシュ動作を行うためにタイムアップ信号６を周期的に生成している。 - 特許庁

Consequently, data outputted from the SDRAM 2 are held as they are and the MPU 1 and I/O device are able to obtain the data in the same timing with the DRAM.例文帳に追加

これにより、ＳＤＲＡＭ２から出力されるデータがそのまま保持され、ＤＲＡＭと同様のタイミングで、ＭＰＵ１やＩ／Ｏデバイスがデータを取得することができる。 - 特許庁

By shielding the time of activation/precharge when simultaneously accessing the image data of the respective colors, access efficiency to the synchronous type DRAM 604 is improved.例文帳に追加

各色の画像データを同時にアクセスする際の活性化・プリチャージの時間を隠蔽することによって、同期式ＤＲＡＭ６０４へのアクセス効率を向上させることができる。 - 特許庁

In a DRAM memory cell constituted of an access Tr103 and a cell capacitor 104, a depletion type MOSFET is used for the access Tr103 and the cell capacitor 104.例文帳に追加

アクセスＴｒ１０３及びセルキャパシタ１０４とで構成されるＤＲＡＭメモリセルにおいて、アクセスＴｒ１０３及びセルキャパシタ１０４にデプレッション型ＭＯＳＦＥＴを用いる。 - 特許庁

The DRAM cell includes a MOS transistor having a gate electrode 12 and a side wall 13, and also includes a capacitor having an upper electrode 22 and its side wall 23.例文帳に追加

ＤＲＡＭセルは、ゲート電極１２およびそのサイドウォール１３を備えるＭＯＳトランジスタと、上部電極２２およびそのサイドウォール２３を備えるキャパシタを有している。 - 特許庁

A ruthenium film 55 and a silicon oxide film 56 being a base electrode 51 of the memory cell of a DRAM are formed, and then a photoresist film 57 is patterned on the silicon oxide film 56.例文帳に追加

ＤＲＡＭのメモリセルの下部電極５１となるルテニウム膜５５およびシリコン酸化膜５６を形成後、シリコン酸化膜５６上にフォトレジスト膜５７をパターニングする。 - 特許庁

The DRAM 3 includes: a refresh mode for intermittently refreshing by using the external power; and a self-refresh mode for intermittently refreshing by using the DC power.例文帳に追加

そのＤＲＡＭ３は、外部電力を用いて間欠的にリフレッシュするリフレッシュモードと、直流電力を用いて間欠的にリフレッシュするセルフリフレッシュモードとを有している。 - 特許庁

On a first source-drain region 113 and a first gate electrode 117 of a first transistor 114 in the DRAM region 104, a cobalt silicide layer 115 is prepared.例文帳に追加

ＤＲＡＭ領域１０４中の第一トランジスタ１１４の第一ソース・ドレイン領域１１３および第一ゲート電極１１７上にコバルトシリサイド層１１５が設けられている。 - 特許庁

The built-in redundancy analysis circuit 400 restricts an effective use region of an address storage circuit which stores the defective address, according to the capacity of a DRAM core to be tested.例文帳に追加

ビルトイン冗長解析回路４００は、テスト対象となるＤＲＡＭコアの容量に応じて、不良アドレスを格納するアドレス記憶回路の有効な使用領域を制限する。 - 特許庁

The image information stored in the DRAM 76 is outputted to make an image in the same direction as that of the formed image to form the image on the other surface of the recording paper.例文帳に追加

ＤＲＡＭ７６に格納された画像情報を、前記画像形成した画像と同じ向きの画像となるように出力させ、記録紙の他方の面に、画像を形成させる。 - 特許庁

The writing request is executed from the internal memory 211 of n-bits where the use permission is once released, after finishing an access to the DRAM 210 for the request.例文帳に追加

それらの要求に対するＤＲＡＭ２１０へのアクセスが終了した後、一度使用許可を手放したｎビットの内部メモリ２１１からの書き込み要求を実行する。 - 特許庁

When the attachment/ detachment of the device 10 for recording data is detected, the memory residual data of the DRAM 7 are rewritten by the changed memory residual of the storage medium.例文帳に追加

データを記録するためのデバイス１０の着脱が検出された場合は、変更後の記憶媒体のメモリ残量でＤＲＡＭ７上のメモリ残量データを書き換える。 - 特許庁

In a step 1, a CPU controls an information recording medium I/F through a CPU bus to copy a file allocation table (FAT) of the information recording medium in a dynamic random access memory (DRAM) for the FAT.例文帳に追加

ステップＳ１において、ＣＰＵは、ＣＰＵバスを介して、情報記録媒体Ｉ／Ｆを制御し、情報記録媒体のＦＡＴを、ＦＡＴ用ＤＲＡＭにコピーさせる。 - 特許庁

An arbiter 17 determines a bus master to be permitted in accordance with requests of data transfer with a DRAM 3 which are outputted from the CPU interface 11 and respective DMACs 26 to 28.例文帳に追加

アービタ１７はＣＰＵインタフェース１１及び各ＤＭＡＣ２６〜２８からのＤＲＡＭ３との間のデータ転送の要求に応じて許可するバスマスタを決定する。 - 特許庁

To obtain a DRAM semiconductor memory in which a high speed operation can be realized which securing operation margin by dissolving the restriction of connection relation between a pair of bit lines and a pair of data buses by a column selection gate in a DRAM of a direct sense system, and optimizing independently the internal timing control at the read-out and the internal timing control at the time of write-in.例文帳に追加

ダイレクトセンス方式のＤＲＡＭにおけるコラム選択ゲートによる、ビット線対とデータバス対との接続関係の制約を解消するとともに、読み出し時の内部タイミング制御と書き込み時の内部タイミング制御とを独立して最適化することで、動作マージンを確保しながら高速動作を実現できるＤＲＡＭ半導体記憶装置を提供する。 - 特許庁

The transfer control circuit 12 transfers data of the flash memory 11 to a DRAM 9 in response to the rise of a power source potential VDD, transfers the data of the DRAM 9 to the flash memory 11 in response to a signal PWOFF indicating that an external power switch is turned OFF, and outputs a signal READY for turning OFF an internal power switch 7.例文帳に追加

転送制御回路１２は、電源電位ＶＤＤの立上がりに応答してフラッシュメモリ１１のデータをＤＲＡＭ９に転送させ、外部電源スイッチ１５がオフされたことを示す信号ＰＷＯＦＦが与えられたことに応じてＤＲＡＭ９のデータをフラッシュメモリ１１に転送させ、内部電源スイッチ７をオフさせるための信号ＲＥＡＤＹを出力する。 - 特許庁

Data of a DRAM memory array is saved to a corresponding nonvolatile memory region before entry of a data holding mode or disconnection of a power supply, and at the exit from the data holding mode or when powered on, data is transferred to the DRAM memory array from the nonvolatile memory region, access of normal reading/writing is performed for the memory array, data holding is performed in the nonvolatile memory region.例文帳に追加

ＤＲＡＭメモリアレイのデータを、データ保持モードのエントリ又は電源切断前に、対応する不揮発性メモリ領域に退避させ、データ保持モードからのエグジット又は電源投入時に、不揮発性メモリ領域からＤＲＡＭメモリアレイにデータを転送し、通常の読み出し／書き込みアクセスはＤＲＡＭメモリアレイに対して行われ、データ保持は、不揮発メモリ領域で行う。 - 特許庁

The transmission rate converter converts data of an n-bit width inputted by a variable rate from a picture data output device to a 2n-bit width within an FPGA 5, writes the converted data in a DRAM 7 having a 2n-bit bus width and outputs the data stored in the DRAM 7 to a communication IC 3 by a fixed rate with the n-bit width as a data width.例文帳に追加

画像データ出力装置１０９から可変レートで入力されるｎビット幅のデータを、ＦＰＧＡ５内で２ｎビット幅に変換し、変換したデータを２ｎビットのバス幅を持つＤＲＡＭ７に書き込み、ＤＲＡＭ７に記憶されたデータは、データ幅をｎビット幅にして固定レートで通信ＩＣ３に出力することを特徴とする伝送レート変換装置。 - 特許庁

After an I/FDMA block 105 has transferred image data to discrete addresses in the region of a DRAM 106 by a direct memory access, and developed them, a head DMA block 108 reads the image data in the region of the DRAM 106 by addresses which continue in the arrangement direction of recording heads, and transfers the image data to a recording head 103.例文帳に追加

Ｉ／ＦＤＭＡブロック１０５が画像データをＤＲＡＭ１０６領域内の離散したアドレスにダイレクトメモリアクセスにより転送して展開した後、ヘッドＤＭＡブロック１０８がＤＲＡＭ１０６領域内の画像データを前記記録ヘッドの配列方向に連続するアドレスで読み出し記録ヘッド１０３に転送する構成を特徴とする。 - 特許庁

To obtain a highly reliable DRAM hybrid semiconductor device in which a good metal silicide layer capable of suppressing junction leak and channel leak of a transistor is formed on a lightly doped diffusion layer of the source-drain region at a DRAM part, and wiring resistance and contact resistance are reduced by increasing the area of the metal silicide layer.例文帳に追加

ＤＲＡＭ部において、接合リークおよびトランジスタのチャネルリークを抑制できる、良好な金属シリサイド層をソース・ドレイン領域の低濃度拡散層上に形成すると共に、この金属シリサイド層の面積を増大させて、配線抵抗の低減およびコンタクト抵抗の低減を図り、高速で信頼性の高いＤＲＡＭ混載半導体装置を得る。 - 特許庁

In the case that reading/writing of data is requested when the data memory portion 15 is in a sleep mode, the engine portion 11 judges whether the reading/writing can be performed in the cache area of the DRAM 24 and, when it is possible, performs the reading/ writing only in the cache area of the DRAM 24 without bringing the data memory portion 15 back from the sleep mode.例文帳に追加

そして、エンジン部１１は、データ記憶部１５がスリープモードにある時、データのリード／ライトを要求されると、このリード／ライトをＤＲＡＭ２４のキャッシュエリア内で処理できるかどうか判断し、処理できる場合には、データ記憶部１５をスリープモードから復帰させることはせずに、このリード／ライトをＤＲＡＭ２４のキャッシュエリア内でのみ処理する。 - 特許庁

The SDRAM control system is equipped with: an SDRAM 1 having self-refresh function that operates in a high-enegy saving mode; a DRAM controller 2 to perform control for selectively and variably setting an operation temperature setting value for self-refresh in a different temperature range; and a CPU 3 for issuing an instruction for the control of the DRAM controller 2.例文帳に追加

このＳＤＲＡＭ制御システムは、高省エネルギー動作モードで動作するセルフリフレッシュ機能を持つＳＤＲＡＭ１と、セルフリフレッシュ移行時における動作温度の設定値を温度レンジが異なるものとして選択的に可変設定するための制御を行うＤＲＡＭコントローラ２と、このＤＲＡＭコントローラ２による制御の指示を行うＣＰＵ３と、を備えている。 - 特許庁

To suppress short channel effect to contrive stabilization of transistor characteristic by contriving resistance of a word line, suppression of connection leak, reduction of contact resistance due to increase of a contact area of a dispersion layer and a taking-out electrode, reduction of a dram cell and voltage resistance securing between the word line and the taking-out electrode, and extending effective channel length in a dram.例文帳に追加

ＤＲＡＭにおいて、ワード線の低抵抗化、接合リークの抑制、拡散層と取り出し電極との接触面積の増大によるコンタクト抵抗の低減とＤＲＡＭセルの縮小化、ワード線・取り出し電極間の耐圧確保を図り、実効チャネル長を延ばすことで短チャネル効果を抑制しトランジスタ特性の安定化を図る。 - 特許庁

The optical disk device 100 includes temporarily recording information on the section in a DRAM 7, reading out the data from the DRAM 7, reproducing the stored information on the section in a reproduction section 12, and stopping laser irradiation of an optical pickup 11, when a system controller 2 performs repetitive reproduction on the same section of the optical disk 101.例文帳に追加

本発明の光ディスク装置１００は、システムコントローラ２が、光ディスク１０１の同一区間を繰り返し再生する際に、その区間の情報をＤＲＡＭ７に一時的に記録し、このＤＲＡＭ７からデータを読み出して記憶した区間の情報を再生部１２に再生させるとともに、光ピックアップ１１のレーザ照射を停止することを特徴とする。 - 特許庁

In the DSP 10, an operation, that audio data which are five times compressed are read out of a disk 20 for ten seconds and are stored in a DRAM 12 and simultaneously the audio data which are stored in the DRAM 12 are decoded into one time rate of audio data by controlling a decoder 13 to output them for fifty seconds via a DAC 14 or the like, is repeated.例文帳に追加

ＤＳＰ１０は、５倍圧縮されたオーディオデータをディスク２０から１０秒間読み出してＤＲＡＭ１２に記憶するのと並行して、デコーダ１３を制御してＤＲＡＭ１２に記憶されたオーディオデータを１倍のレートのオーディオデータにデコードしてＤＡＣ１４等を介して５０秒間出力するという動作を繰り返し行う。 - 特許庁

To provide a semiconductor memory etc., capable of expanding tolerance in the case a bit error increases, prolonging a refresh period and further reducing electric power consumption, in a DRAM incorporating a general error correction circuit.例文帳に追加

ビット誤りが増加する場合の許容範囲を拡大し、リフレッシュ周期を一層長くして更なる低消費電力化を図ることが可能な半導体記憶装置等を提供する。 - 特許庁

Before the image data stored in the DRAM 4b is transferred from the front engine 4 to a back engine 5, the reduced-size image generated by the image-reducing portion 410 is transferred to the back engine 5.例文帳に追加

そして、フロントエンジン４からバックエンジン５にＤＲＡＭ４ｂ内の画像データを転送する前に、画像縮小部４１０で生成された縮小画像をバックエンジン５に転送する。 - 特許庁

A BUS control circuit 103 receives the external access request from the CPU 101, an internally generated refresh request, etc., and controls the DRAM 102, a ROM 104, and an I/O device 105.例文帳に追加

ＢＵＳ制御回路１０３は、ＣＰＵ１０１からの外部アクセス要求、内部発生のリフレッシュ要求等を受け、ＤＲＡＭ１０２、ＲＯＭ１０４、Ｉ／Ｏデバイス１０５を制御する。 - 特許庁

To provide a semiconductor device capable of implementing a highly integrated DRAM with less number of processes and in a micro-cell area, and a method of manufacturing the same.例文帳に追加

半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。 - 特許庁

Then, in the memory 120 where the main data are written and a DRAM interface 125, a hard disk drive 141 is accessed and the FAT of a hard disk is taken out from the hard disk drive 141.例文帳に追加

次に、このメインデータを書き込まれたメモリ１２０及びＤＲＡＭインターフェイス１２５では、ハードディスクドライブ１４１にアクセスし、ハードディスクドライブ１４１からハードディスクのＦＡＴを取り出す。 - 特許庁

To provide a semiconductor device that can increase cycle time under the restriction of chip size where an MPU(micro processing unit) and a DRAM as a secondary cache memory are mounted on the same chip.例文帳に追加

チップサイズの大きさという制約の下で、サイクル時間の高速化を実現し易い、同一チップ上にＭＰＵと２次キャッシュメモリとしてのＤＲＡＭが搭載された半導体装置を提供する。 - 特許庁

Image data in the data amount of one line are compressed and stored in a DRAM 300 by using data compression parts A (205)-D (208) which are provided in such a manner as to correspond to a plurality of optical beams, respectively.例文帳に追加

複数の光ビームのそれぞれに対応して設けられたデータ圧縮部Ａ（２０５）〜Ｄ（２０８）を用いて１ライン分の画像データを圧縮してＤＲＡＭ３００に記憶する。 - 特許庁

To provide a DRAM-structure semiconductor device concurrently achievable in an increase in operating speed and in the improvement of a transistor characteristic, suitable for building a fine structure, and to provide a method for manufacturing the same.例文帳に追加

動作速度の向上とトランジスタ特性の向上とを同時に達成可能で、かつ微細化に適するＤＲＡＭ構成の半導体装置およびその製造方法を提供する。 - 特許庁

To provide a memory control unit capable of efficient data transmission and reception, having a low power consumption mode such as self-refresh by means of a clock enable signal, in addition to refresh, in case that the memory being connected is a synchronous DRAM, and capable of efficiently performing the refresh and the self-refresh.例文帳に追加

効率よくデータの送受信が可能であり、また、接続されるメモリが同期式のＤＲＡＭの場合、セルフリフレッシュを効率よく行い、低電力化を図る。 - 特許庁

When a region specified by an address signal ADD, is a logic control region, an interface circuit 2 performs delivery and reception of data with a register 6 instead of a DRAM 4.例文帳に追加

インタフェース回路２は、アドレス信号ＡＤＤ．で指定される領域が、ロジック制御領域である場合には、ＤＲＡＭ４とデータを授受する代わりに、レジスタ６とデータ授受を行なう。 - 特許庁

To provide a semiconductor memory device which has such constitution that a SRAM is interchangeable with an interface using a DRAM core and which has no buffer for adjusting write timing.例文帳に追加

本発明は、ＤＲＡＭコアを用いてＳＲＡＭとインターフェースが互換の構成であり、書き込みタイミング調整用のバッファを持たない半導体記憶装置を提供することを目的とする。 - 特許庁

When the plug is applied for connecting a cell transistor with a capacitor in a DRAM hybrid LSI, this metal layer is formed with a common metal material used for plugs of a logic transistor.例文帳に追加

さらに、このプラグをＤＲＡＭ混載ＬＳＩのセルトランジスタとキャパシタを結ぶプラグに応用した場合、この金属層をロジックトランジスタのプラグを形成する金属材料と共通化する構成とする。 - 特許庁

In addition, the storage electrodes 9a of a capacitor are formed by exposing the metallic barrier films 9 by removing the filling material 10 only from the contact holes 8 formed in the memory cell area of the DRAM.例文帳に追加

ＤＲＡＭのメモリセル領域に形成されたコンタクトホール８のみ埋め込み材１０を除去してバリア金属膜９を露出させキャパシタの蓄積電極９ａを形成する。 - 特許庁

The DRAM circuit has a number of memory cells that do not require sequential access, and at least part of the memory cells has two or more memory cells for a single bit line contact.例文帳に追加

ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。 - 特許庁