「dRAM」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

The power changeover control circuit and the DRAM self-refresh control circuit are backed up by the primary battery when the 1st power source voltage drops.例文帳に追加

そして、電源切換え制御回路及びＤＲＡＭセルフリフレッシュ制御回路は第１の電源の電圧が低下したときに一次電池によりバックアップされる。 - 特許庁

To provide a method for producing a tantalum oxide film having high permittivity and reduced leakage current suitable for use in high density DRAM.例文帳に追加

高密度化されたＤＲＡＭに使用するのに適した高誘電率を有し且つリーク電流の少ないタンタル酸化膜を製造する方法を提供する。 - 特許庁

The memory control unit 21 executes the refresh operation of the DRAM 12 when both the imaging device drive signal and the setting signal are not being received.例文帳に追加

メモリ制御部２１は、撮像素子駆動信号および設定信号の両方とも受信していないときに、ＤＲＡＭ１２のリフレッシュ動作を実行する。 - 特許庁

To the bus connected with memory devices (slave devices) such as DRAM, SRAM, and ROM, master devices (CPU, direct memory access (DMA), etc.), are connected.例文帳に追加

ＤＲＡＭ、ＳＲＡＭ、ＲＯＭなどのメモリ装置（スレイブ装置）が結合されるバスには、マスタ装置（ＣＰＵ，直接記憶アクセス装置（ＤＭＡ）など）が接続される。 - 特許庁

By using a refresh request signal RFRQ and an active signal ACT, internal refresh is performed internally in a DRAM separately from an external refresh command.例文帳に追加

リフレッシュ要求信号ＲＦＲＱ及びアクティブ信号ＡＣＴを用いることにより、外部リフレッシュ指令と切り離して、ＤＲＡＭ内部で内部リフレッシュを行なう。 - 特許庁

The DRAM 22 has outer terminals OTI-OT4 and OT21-OT24 extending from one long side and the other side respectively.例文帳に追加

そして、ＤＲＡＭ２２は、一方の長辺から延在する外部端子ＯＴ１〜ＯＴ４と、他方の長辺から延在する外部端子ＯＴ２１〜ＯＴ２４を有している。 - 特許庁

It is judged by only a coincidence discrimination result of one bit outputted from a coincidence/uncoincidence discriminating circuit 205 whether a DRAM 202 is normal or abnormal.例文帳に追加

一致・不一致判定回路２０５が出力する１ビットの一致判定結果だけでＤＲＡＭ２０２が正常であるか異常であるか判断する。 - 特許庁

The memory data read/write means 5 is connected to a memory controller 11, and the memory controller 11 reads and writes data in and from a semiconductor memory (DRAM) 3.例文帳に追加

メモリデータ読出／書込手段５はメモリコントローラ１１に接続され、メモリコントローラ１１は半導体メモリ（ＤＲＡＭ）３に対しデータの読出しおよび書き込みを行う。 - 特許庁

To obtain a minute capacity measuring apparatus which can measure capacity of a bit line, a word line, or the like specifying an address of a memory cell array of a DRAM or the like.例文帳に追加

ＤＲＡＭ等のメモリセルアレイのアドレスを指定したビット線、ワード線等の容量を測定することができる微小容量測定装置を得る。 - 特許庁

By this setup, the lower electrode 59 of a DRAM (dynamic random access memory) data storage capacitor device is composed of a polycrystalline silicon film 58 and a granular silicon crystal 57.例文帳に追加

これによりＤＲＡＭの情報蓄積用容量素子の下部電極５９を多結晶シリコン膜５８および粒状シリコン結晶５７とから構成する。 - 特許庁

If backup of a DRAM 50 of the hand scanner 24 is interrupted in this processing and the data having been stored therein are destroyed, data having been stored in a memory 66 of the DRAM 50 such as a Huffman code table, shading correction coefficients, and gamma coefficients are all transferred to a CPU 53 via a UART 54.例文帳に追加

この処理はＣＰＵ１により実行され、この処理では、ハンドスキャナ２４のＤＲＡＭ５０のバックアップが中断されてそれに保持されているデータが破壊されたときには、ＤＲＡＭ５０のメモリ６６に保持されていたデータ、例えばハフマンコードテーブル、シェーディング補正係数、ガンマ係数などをＵＡＲＴ５４を介してＣＰＵ５３に転送する。 - 特許庁

A semiconductor device 1 includes a BIST circuit 42 which detects a defective bit of a connected DRAM, and obtains an address of the detected defective bit, a nonvolatile eFuse macro 13 holding the address of the defective bit of the DRAM 2 detected by the BIST circuit 42, and a repair register 51 storing bit information of the address of the defective bit.例文帳に追加

半導体装置１は、接続されるDRAM２のビット不良を検出し、検出したビット不良のアドレスを得るBIST回路４２と、BIST回路４２により検出されたDRAM２のビット不良のアドレスを保持する不揮発性のeFuseマクロ１３と、ビット不良のアドレスのビット情報を記憶するリペアレジスタ５１とを有する。 - 特許庁

An access request receiving means 22 in a memory control device receives, as a plurality of successive access requests, a plurality of successive access requests made to data arranged in the successive addresses of a DRAM 10 or a plurality of successive access requests made to data arranged in the nonsuccessive addresses of the DRAM 10.例文帳に追加

メモリ制御装置におけるアクセス要求受付手段２２は、ＤＲＡＭ１０の連続したアドレスに配置されているデータに対する連続する複数のアクセス要求、または、ＤＲＡＭ１０の不連続なアドレスに配置されているデータに対する連続する複数のアクセス要求を、連続した複数のアクセス要求として受け付ける。 - 特許庁

While performing defect inspection of a disk based on whether a read error occurs or not after data are recorded into the disk, the HDC 10 checks quality of the DRAM by detecting presence of an error while sequentially overwriting test data from the DRAM 124 into SRAM 18 by setting the system ECC host 12 to the test mode.例文帳に追加

ＨＤＣ１０は、ディスクにデータを記録して読出しエラーが発生するか否かによりディスクの欠陥検査を実行する間、システムＥＣＣホスト１２をテストモードとしてＤＲＡＭ１２４からのテストデータをＳＲＡＭ１８に順次上書きしながらエラーの有無を検出することでＤＲＡＭの良否を判定する。 - 特許庁

The identical substrate flash memory/DRAM hybrid semiconductor device obtain a DRAM by (1) floating a gate near a substrate and (2) connecting the flash memory to the drain of a write/read pass transistor in a two-layer stack gate structure MOS transistor, storing charges corresponding to data '0', '1', and then turning off the pass transistor.例文帳に追加

２層スタックゲート構造ＭＯＳトランジスタにおいて、基板に近いゲートを（１）フローテングにする事によりフラッシュメモリを、（２）書き込み・読み出し用パストランジスタのドレインに接続して０，１のデータに対応した電荷を蓄積した後、パストランジスタをオフにする事によりＤＲＡＭを実現した同一基板フラッシュ・ＤＲＡＭ混載半導体装置。 - 特許庁

Also, the information processor is provided with a DRAM controller 7 for performing access to a DRAM 8 by designating the low address signal RA and the column address signal CA, and for, when access to the memory address whose low address signal RA is the same is continuously performed more than once, not designating the low address signal RA in the second and following access.例文帳に追加

また、ローアドレス信号ＲＡ、及びカラムアドレス信号ＣＡを指定してＤＲＡＭ８へのアクセスを行うと共に、ローアドレス信号ＲＡが同一であるメモリアドレスへのアクセスが複数回連続する場合、二回目以降のアクセスにおいてローアドレス信号ＲＡの指定を行わないＤＲＡＭコントローラ７を備えた。 - 特許庁

A CPU 21 (operated based on a description of an HDD start-up control program B) calculates a data transfer speed of the Bluetooth radio part 12 and an unoccupied area of a buffer area in the DRAM 24, and calculates further a remaining time up to the full capacity of the buffer area in the DRAM 24, based on values therein.例文帳に追加

この時、（ＨＤＤ起動制御プログラムＢの記述に基づいて動作する）ＣＰＵ２１は、Ｂｌｕｅｔｏｏｔｈ無線部１２のデータ転送速度とＤＲＡＭ２４のバッファ領域の空き領域とを計算し、これらの値からＤＲＡＭ２４のバッファ領域が満容量になるまでの残り時間をさらに計算する。 - 特許庁

The microprocessor for use in a personal computer or the like comprises a bus state controller BSC which includes control registers such as wait control registers WCR1 and WCR2 and is capable of parallelly controlling interfaces of various semiconductor memories such as a ROM, a burst ROM, a SRAM, a PSRAM, a DRAM and a synchronous DRAM and PC cards such as memory and I/O cards.例文帳に追加

パーソナルコンピュータ等に内蔵されるマイクロプロセッサに、ウェイトコントロールレジスタＷＣＲ１及びＷＣＲ２等のコントロールレジスタを含みかつＲＯＭ，バーストＲＯＭ，ＳＲＡＭ，ＰＳＲＡＭ，ＤＲＡＭ及びシンクロナスＤＲＡＭ等の各種半導体メモリやメモリカード及びＩ／Ｏカード等のＰＣカードのインターフェイスを並行制御しうるバスステートコントローラＢＳＣを設ける。 - 特許庁

The electronic disk drive 2 comprises a selector 21, an ECC generating circuit 22 for vertical parity, an ECC check circuit 23 for vertical parity, a DRAM 24 for vertical parity storage, an ECC generating circuit 25 for data, an ECC check circuit 26 for data, and a DRAM 27 for data storage, and a processor 1 is connected to the selector 21.例文帳に追加

電子ディスク装置２は、セレクタ２１と、垂直パリティ用ＥＣＣ生成回路２２と、垂直パリティ用ＥＣＣチェック回路２３と、垂直パリティ格納用ＤＲＡＭ２４と、データ用ＥＣＣ生成回路２５と、データ用ＥＣＣチェック回路２６と、データ格納用ＤＲＡＭ２７と、により構成され、セレクタ２１に処理装置１が接続されている。 - 特許庁

The TAT DRAM cell portion 40 of the semiconductor device is equipped with the same structure as a conventional TAT DRAM cell portion 10, except that diffusion-layer extracting electrode 22 penetrates a first interlayer dielectric film 38 and has a conductive sidewall 42 stopped at a SiN cap layer 36 around the diffusion-layer extracting electrode 22.例文帳に追加

本半導体装置のＴＡＴ・ＤＲＡＭセル部４０は、拡散層取り出し電極２２が、第１の層間絶縁膜３８を貫通し、ＳｉＮキャップ層３６で停止する導電性サイドウォール４２を拡散層取り出し電極２２の周りに有することを除いて、従来のＴＡＴ・ＤＲＡＭセル部１０と同じ構成を備えている。 - 特許庁

The MPU 21 makes the SRAM 22 store a plurality of setting information, makes the DRAM 23 store a plurality of extension information extended from a plurality of set information and controls the laser oscillator 11 and the deflection optical system 12 according to one of extension information selectively read out of the DRAM 23.例文帳に追加

ＭＰＵ２１は、ＳＲＡＭ２２に複数の設定情報を記憶させると共に、複数の設定情報から展開した複数の展開情報をＤＲＡＭ２３に記憶させ、ＤＲＡＭ２３から選択的に読み出した１つの展開情報にしたがってレーザ発振器１１及び偏向光学系１２を制御する。 - 特許庁

Then, the picture of the first frame stored in the incorporated memory of a DRAM, etc., is read during the time T3 and the picture of the first frame is transmitted through a modem card during a time T4.例文帳に追加

そして、時間Ｔ３でＤＲＡＭなどの内蔵メモリに格納された１コマ目の画像を読出し、時間Ｔ４でモデムカードを介して１コマ目の画像を送信する。 - 特許庁

In each DRAM array, memory cells stored with data to be read out to the data input/output terminals in the same cycle are arranged separately from one another.例文帳に追加

ここで、各ＤＲＡＭアレイ内で、同一サイクル内でデータ入出力用外部端子に読み出されるデータを格納するメモリセルは互いに離間するように配置される。 - 特許庁

The writing request is executed from the internal memory 211 of n-bits where the use permission is once released, after finishing an access to the DRAM 210 for the request.例文帳に追加

それらの要求に対するＤＲＡＭ２１０へのアクセスが終了した後、一度使用許可を手放したｎビットの内部メモリ２１１からの書き込み要求を実行する。 - 特許庁

The FAT information written to the SRAM 7 is then forwarded to a DRAM 6, and a data reading part 123 reads necessary information according to the FAT information.例文帳に追加

ＳＲＡＭ７に書き込まれたＦＡＴ情報は、その後ＤＲＡＭ６に転送され、データ読込部１２３がこのＦＡＴ情報に従って必要とするデータを読み込む。 - 特許庁

To provide a semiconductor storage device capable of expecting a long life by using a DRAM whose cycling capability is not limited, and protecting data even when a power source is disconnected.例文帳に追加

書き換え回数に制限のないＤＲＡＭを用いることにより長寿命を期待でき、電源断時でもデータの保護が可能な半導体記憶装置の提供を目的とする。 - 特許庁

If the operator selects "output document information", document information stored on a DRAM is simultaneously outputted from an output unit (S13) and processing is finished.例文帳に追加

操作者が「原稿情報を出力する」を選択した場合は、ＤＲＡＭに記憶されている原稿情報を出力部から一括して出力（Ｓ１３）し、処理を終了する。 - 特許庁

The CPU 11 reads the image data of the start-up image stored in the DRAM 26 and outputs them to a video output unit 14, when the power source returns from the standby state.例文帳に追加

ＣＰＵ１１は、待機状態から復帰する際に、ＤＲＡＭ２６に記憶された起動画像の画像データを読み出して、映像出力部１４に出力する。 - 特許庁

A control circuit 170 properly controls changeover circuits 160, 162, 164, 166 in response to the instruction to supply the data whose writing is instructed to a DRAM access circuit 110.例文帳に追加

これに対し、制御回路１７０では、切替回路１６０、１６２、１６４、１６６を適宜制御して、書き込みが指示されたデータをＤＲＡＭアクセス回路１１０に供給する。 - 特許庁

To increase a capacity value of a capacity in a semiconductor device including an integrated capacity such as a DRAM circuit, without increasing a contact capacity or a contact resistance.例文帳に追加

ＤＲＡＭ回路などのように容量を内蔵する半導体装置において、コンタクト容量およびコンタクト抵抗を増加させることなく、容量の容量値を増加させる。 - 特許庁

To provide a multi-bank constitution DRAM which can transfer high speed data without increasing the chip size due to increasing wiring width of a power source wiring and adding an internal power source circuit.例文帳に追加

電源配線の配線幅の増加や内部電源回路の追加によるチップサイズの増加を生じることなく高速データ転送可能な多バンク構成ＤＲＡＭを提供する。 - 特許庁

Thus, the W amplifiers 72A, 72B write respective data to the first and second DRAM blocks 80, 90 at the speed twice the clock frequency of the input data DIi.例文帳に追加

したがって、Ｗアンプ７２Ａ、７２Ｂは、入力データＤＩｉのクロック周波数の２倍の速度で、各々のデータを第１及び第２のＤＲＡＭブロック８０、９０に書き込む。 - 特許庁

An interface part 2 transfers data not with a DRAM 4 but with a register 6 when an area designated by an address signal ADD. is a logic control area.例文帳に追加

インタフェース部２は、アドレス信号ＡＤＤ．で指定される領域が、ロジック制御領域である場合には、ＤＲＡＭ４とデータを授受する代わりに、レジスタ６とデータ授受を行なう。 - 特許庁

Character strings and line drawings which are listed on a recording board 20 are read by a scanner 30 by an instruction from an operation part 40, and are stored in a DRAM as bit map data.例文帳に追加

記録ボード２０に記入された文字列や線画は、操作部４０からの指示により、スキャナ３０によって読み取られ、ビットマップデータとしてＤＲＡＭ７０に格納される。 - 特許庁

On the basis of the result of measuring the write speed of a mounted USB memory 411, a storage buffer area 504 in a suitable size is secured within a DRAM 402.例文帳に追加

装着されたＵＳＢメモリ４１１の書き込み速度を計測した結果に基づいて、適切なサイズの蓄積用バッファ領域５０４をＤＲＡＭ４０２中に確保する。 - 特許庁

This memory control device 37 imposed between a plurality of masters M1-Mn and a DRAM (Dynamic Random Access Memory) includes a memory sequence control circuit 64, and a latency improvement circuit 67 or the like.例文帳に追加

複数のマスターＭ１〜ＭｎとＤＲＡＭとの間に介在するメモリーコントローラー３７は、メモリーシーケンス制御回路６４とレイテンシー改善回路６７等を備える。 - 特許庁

Further, a logic circuit 1100 gives an operation command for performing pre-charge operation to a DRAM module 1200 in an operation cycle directly after a cycle of block write-in operation.例文帳に追加

さらに、ロジック回路１１００は、ブロック書込み動作のサイクル直後の動作サイクルにおいて、プリチャージ動作を行なうための動作コマンドをＤＲＡＭモジュール１２００に与える。 - 特許庁

DRAM crown cells are foamed by forming sidewall filaments 240 on such forming walls, after partly patterning etching of a polysilicon layer 230.例文帳に追加

ＤＲＡＭクラウン・セルが、ポリシリコン層（２３０）の部分的なパターンぎめエッチの後、こうして形成された壁の上に側壁フィラメント（２４０）を形成することによって形成される。 - 特許庁

The control circuit 1 controls the access to the DRAM 2 so as to make the hold property of the first storage area 2A better than the hold property of the second storage area 2B.例文帳に追加

制御回路１は、第１記憶領域２Ａのホールド特性が第２記憶領域２Ｂのホールド特性より良くなるように、ＤＲＡＭ２に対するアクセスを制御する。 - 特許庁

An SRAM device comprises at least one twin cell constituted of two DRAM cells, first and second bit lines are coupled to the twin cell.例文帳に追加

本発明のＳＲＡＭ装置は二つのＤＲＡＭセルで構成される少なくとも一つのツインセルを含み、前記ツインセルには第１及び第２ビットラインが連結されている。 - 特許庁

To provide a semiconductor device which can actualize low power consumption by providing a means which easily sets optimum page length according to the purpose of application use of DRAM microcells.例文帳に追加

ＤＲＡＭマクロセルの適用用途に応じて最適なページ長を容易に設定する手段を備え、低消費電力化を実現できる半導体装置を提供する。 - 特許庁

As the result, the leak current of MISFET is reduced to contrive the improvement of voltage resistance of the gate insulating film and the improvement of an information holding time of the dram memory cell.例文帳に追加

その結果、ＭＩＳＦＥＴのリーク電流を低減し、ゲート絶縁膜の耐圧の向上や、ＤＲＡＭメモリセルの情報保持時間の改善を図ることができる。 - 特許庁

To improve charge holding capability of a cell while the space factor of the cell is reduced, in a trench type DRAM cell.例文帳に追加

本発明は、トレンチ型のＤＲＡＭセルにおいて、セルの占有面積を小さくしつつ、セルの電荷保持能力を高めることができるようにすることを最も主要な特徴としている。 - 特許庁

To provide a semiconductor memory of a DRAM cell base surely executing a burn-in test without damaging sense operation characteristics even under a low power supply voltage.例文帳に追加

低電源電圧下においても、バーンインテストを確実にセンス動作特性を損なうことなく行なうことのできるＤＲＡＭセルベースの半導体記憶装置を実現する。 - 特許庁

A system of the present invention is provided with a synchronous-type flash memory device 100, a synchronous-type DRAM device 200 having a refresh mode, and a microprocessor 300 for controlling operations of both of these devices.例文帳に追加

本発明のシステムには、同期型フラッシュメモリ装置100、リフレッシュモードを有する同期型ＤＲＡＭ装置200、両装置の動作を制御するためのマイクロプロセッサ300が提供される。 - 特許庁