「dRAM」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

In this DRAM, a sub amplifier SAP is provided at a crossing point between a global input/output line pair GIO and a local input/output line pair LIO.例文帳に追加

このＤＲＡＭでは、グローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯとの交点にサブアンプＳＡＰを設ける。 - 特許庁

To shorten the time required for manufacturing a highly integrated semiconductor device, and to consolidate a DRAM without affecting transistor characteristics.例文帳に追加

高集積半導体装置の製造に費やす時間を短縮し、トランジスタ特性に影響を及ぼすことなく、ＤＲＡＭを混載可能とする。 - 特許庁

The memory access control part 12 is accessible to a DRAM 7 and the built-in memory 16 and the pixel information can be stored in both the memories.例文帳に追加

メモリアクセス制御部１２はＤＲＡＭ７と内蔵メモリ１６をアクセス可能とされ、両方のメモリに画素情報を格納可能とされる。 - 特許庁

To provide electronic equipment having a function of OSD displaying a use state of a memory such as a flash ROM and a DRAM.例文帳に追加

フラッシュＲＯＭやＳＤＲＡＭなどのメモリの使用状況をＯＳＤ表示させることができる機能を有する電気機器を提供する。 - 特許庁

To attain to the simplification of manufacturing steps of a semiconductor integrated device consolidated with DRAM part and logic parts as well as to the design efficiency of the same.例文帳に追加

ＤＲＡＭ部およびロジック部を混載した半導体集積回路装置の製造工程の簡略化や設計の効率化を図る。 - 特許庁

To realize high speed data transfer in CD recording by reducing DRAM access frequency in generating an error detection and error correction code.例文帳に追加

ＣＤ記録時においてエラー検出、エラー訂正コード生成時のＤＲＡＭアクセス回数の削減を行い、高速データ転送を実現する。 - 特許庁

To provide a structure for efficiently executing an interface with external equipment for a cache DRAM which incorporates a memory controller function.例文帳に追加

メモリコントローラ機能を内蔵したキャッシュＤＲＡＭにおいて、外部とのインターフェイスを効率的に実行することが可能な構成を提供する。 - 特許庁

To adjust the threshold voltage of a read transistor, without adding special processes in a DRAM gain cell for logic mixed mounting.例文帳に追加

ＤＲＡＭゲインセルにおいて、読み出しトランジスタの閾値電圧を特別なプロセスの増加なしに調整でき、ロジック混載に適した構造とする。 - 特許庁

The data bus control sections 90-93 apply 2-way control of read/write signals to/from DRAM blocks 70-73 and 80-83.例文帳に追加

データバス制御部９０〜９３は、ＤＲＡＭブロック７０〜７３，８０〜８３に対する読出し／書込み信号の双方向制御を行う。 - 特許庁

In second encoding processing, the encoding parameter stored in the external DRAM 411 is transferred through the external DRAM 411 to the parameter input/output part 408, which imparts the acquired encoding parameter to the signal processing parts 403 to 406 via the encoding control part 407.例文帳に追加

第２の符号化処理の際、外部ＤＲＡＭ４１１に格納された符号化パラメータは外部ＤＲＡＭ４１１を経由してパラメータ入出力部４０８に渡され、パラメータ入出力部４０８は、入手した符号化パラメータを、符号化制御部４０７を介して各信号処理部４０３〜４０６に与える。 - 特許庁

A DRAM 12 having a function for changing-over into a self- refresh mode or a refresh mode is mounted, data are held by the self-refresh of the DRAM 12 when the device is stopped and the data are used in the case of the next starting operation so that reproduction is instantaneously executed without requiring the start of a servo.例文帳に追加

セルフリフレッシュモードとリフレッシュモードに切り換え可能な機能を有するＤＲＡＭ１２を搭載させ、装置が停止している時はＤＲＡＭ１２のセルフリフレッシュでデータを保持し、次回の起動時にはそのデータを用いることで、サーボの起動を要せずに瞬時に再生できるようにした。 - 特許庁

In the case of arranging the plurality of small images and preparing one composite image, pixel data on the first row of the small image of a number 1 are stored in the address adr 11 of a DRAM first and the pixel data on the second and succeeding rows are successively stored in the prescribed addresses of the DRAM.例文帳に追加

複数枚の小画像を並べて１枚の合成画像を作成する場合、まず、番号１の小画像の第１行目にある画素データがＤＲＡＭのアドレスａｄｒ １１に格納され、第２行目以降にある画素データが、順次、ＤＲＡＭの所定アドレスに格納される。 - 特許庁

In a step S6, variables on a DRAM and a stack area used when a process performed in the cell refreshing process of a RAM started in a step S8 is performed, or when a process responding to a command from an input part carrying out processing is performed are fed to a cache memory.例文帳に追加

ステップＳ６で、ステップＳ８で開始されるRAMのセルフリフレッシュ処理中に実行される処理を実行するとき、または処理中の入力部からの指令に対応する処理を実行するとき使用される、DRAM上の変数およびスタックエリアが、キャッシュメモリに読み込まれる。 - 特許庁

To provide a semiconductor device that reduces a leakage current of a second transistor that is part of a peripheral circuit for writing and erasing with respect to a memory cell of a DRAM or to a DRAM while keeping a high level of on-state current of a first transistor constituting a logic circuit, and to provide a method of manufacturing the semiconductor device.例文帳に追加

ロジック回路を構成する第１トランジスタのオン電流を高くしたまま、ＤＲＡＭのメモリセル、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタのリーク電流を低くする半導体装置とその製造方法を提供する。 - 特許庁

In this semiconductor device 10, the insulation film 43 in the EPROM area A and the insulation film 43 in the DRAM area B are formed in the same layer, and the control gate electrode 44 in the EPROM area A and the metal film in the DRAM area B are formed in the same layer.例文帳に追加

本実施例の半導体装置１０では、ＥＰＲＯＭ領域Ａの絶縁膜４３とＤＲＡＭ領域Ｂの絶縁膜４３が同一層で形成されており、ＥＰＲＯＭ領域Ａのコントロールゲート電極４４とＤＲＡＭ領域Ｂの金属膜が同一層で形成されている。 - 特許庁

In the DRAM 1, the gate insulating film (not shown in the figure) of each transistor in a memory cell array block 11 and an I/O circuit block (I/O circuit area) 13 constituting the memory cell area of the DRAM 1 is formed thicker in thickness than the gate insulating film of each transistor in the peripheral circuit block (peripheral circuit area) 12.例文帳に追加

ＤＲＡＭ１において、メモリセル領域を構成するメモリセルアレイブロック１１およびＩ／Ｏ回路ブロック１３（Ｉ／Ｏ回路領域）の各トランジスタのゲート絶縁膜（図示せず）を、周辺回路ブロック１２（周辺回路領域）のトランジスタのゲート絶縁膜よりも厚く形成したものである。 - 特許庁

To improve convenience in the auto-refresh mode of a synchronous DRAM or the like, to successively activate plural banks at prescribed time intervals without being affected by the internal dispersion of delay time and to further suppress a power supply noise at the time of refresh operation in the synchronous DRAM or the like.例文帳に追加

シンクロナスＤＲＡＭ等のオートリフレッシュモードにおける使い勝手を高めるとともに、遅延時間の内部バラツキによる影響を受けることなく、複数のバンクを所定時間間隔をおいて順次活性化し、シンクロナスＤＲＡＭ等のリフレッシュ動作時における電源ノイズをさらに抑制する。 - 特許庁

When a data quantity stored in the DRAM 42 is equal to a given value or higher, and at a timing for not writing music data in the DRAM 42, an automatic adjusting command is sent from a system controller 50 to a servo controller 36, and thus automatic readjustment is executed for an optical pickup servo system.例文帳に追加

このＤＲＡＭ４０に蓄積されたデータ量が所定値以上であり、ＤＲＡＭ４０に対する音楽データの書き込みを行っていないタイミングで、システムコントローラ５０からサーボコントローラ３６に対して自動調整指令を送ることにより、光ピックアップサーボ系の再自動調整が実施される。 - 特許庁

In the memory access method of a synchronous DRAM, same data are written in a plurality of banks of the synchronous DRAM, respectively, an active command is issued successively to the plurality of banks, in a prescribed order, and next, a read command is issued successively to the plurality of banks, in a prescribed order.例文帳に追加

シンクロナスＤＲＡＭのメモリアクセス方法において、同一のデータをシンクロナスＤＲＡＭの複数のバンクにそれぞれ書き込み、複数のバンクに対して所定の順序で順次アクティブコマンドを発行し、次に複数のバンクに対して所定の順序で順次リードコマンドを発行する。 - 特許庁

This circuit is provided with a DRAM core circuit 10 using an address signal multiplexing system, an address decoder 11 of a row system, an address decoder 12 of a column system, and control circuit s NA1-NA4, 15 allotting selectively one part of an input address signal to one part of an address signal of a row system or one part of an address signal of a column system.例文帳に追加

アドレス信号多重化方式を用いたDRAMコア回路10と、ロウ系のアドレスデコーダ11と、カラム系のアドレスデコーダ12と、アドレス信号入力の一部をロウ系のアドレス信号の一部またはカラム系のアドレス信号の一部に選択的に割り当てる制御回路NA1 〜NA4 、15とを具備する。 - 特許庁

A module managing part 60 selects the language processing module adaptive to the description language of input data ϕ1 transmitted from a host and when the selected module does not exist on a DRAM 22 built in a CPU chip 13, it is copied to the DRAM 22 so that an execution enable state can be provided.例文帳に追加

モジュール管理部６０は、ホストから送信された入力データφ１の記述言語に適応した言語処理モジュールを選択し、選択したモジュールがＣＰＵチップ１３に内蔵されたＤＲＡＭ２２上にない場合は、ＤＲＡＭ２２にコピーして実行可能な状態にする。 - 特許庁

When input image data is written to the DRAM 10, the memory control part 60 writes division image data obtained by dividing the image data in predetermined units to the DRAM 10 so that each of the division image data continued in the line direction or row direction is not stored in the same memory bank.例文帳に追加

メモリ制御部６０は、入力された画像データをＤＲＡＭ１０に書き込む際に、画像データを所定の単位で分割してなる分割画像データを、行方向または列方向に連続する分割画像データのそれぞれが同一のメモリバンクに記憶されないようにＤＲＡＭ１０に書き込んでいく。 - 特許庁

The first processor 100 loads a new boot program 202C to be executed by the second processor 200 to a DRAM 202 after it is started, and restarts the second processor 200 to make the second processor 200 execute the new boot program 202C loaded to the DRAM 202.例文帳に追加

第１のプロセッサ１００は、その起動後に、第２のプロセッサ２００に実行させるべき新たなブートプログラム２０２ＣをＤＲＡＭ２０２にロードし、そして第２のプロセッサ２００を再起動してＤＲＡＭ２０２にロードされた新たなブートプログラム２０２Ｃを第２のプロセッサ２００に実行させる。 - 特許庁

When this image forming device 2 is started, if the data of the DRAM 13 agrees with the data of the nonvolatile RAM 14, a normal motion is allowed, and when both data do not agree, the authentication data is acquired from the host device through the network N, and the authentication data is stored in the DRAM 13.例文帳に追加

画像形成装置２の起動時に、ＤＲＡＭ１３のデータと不揮発ＲＡＭ１４のデータとが一致する場合には通常動作を許可し、両データが一致しない場合にはネットワークＮを介してホスト装置から認証データを取得し、ＤＲＡＭ１３に記憶させる。 - 特許庁

A DRAM or ferroelectric memory in a hierarchical bit line configuration is added with a function of data-copying the data of a memory cell connected to a work line designated by a word line activating command (act) through a global bit line to a memory cell connected to the word line designated by a following copy command.例文帳に追加

階層型ビット線構成のDRAMあるいは強誘電体メモリに対して、ワード線活性化コマンド(act)で指定されたワード線に接続するメモリセルのデータを、これに引き続くコピーコマンドで指定されたワード線に接続するメモリセルへ、グローバルビット線を介してデータコピーする機能を付加する。 - 特許庁

When one macro block consists of 16×16 pixels (bytes) and macro blocks are stored in a frame memory consisting of a DRAM(dynamic random access memory) or the like, addresses are successively assigned in the ascending order, for example, addresses 0000 to 0255 are assigned to a first macro block and addresses 0256 to 0512 are assigned to a second macro block.例文帳に追加

１マクロブロックが１６×１６ピクセル（byte）で構成され、そのマクロブロックをDRAMなどから構成されるフレームメモリに記憶させる際、第１マクロブロックは、アドレス００００乃至０２５５に、第２マクロブロックは、アドレス０２５６乃至０５１２といったふうに、順次、昇順にアドレスが割り振られ、記憶されていく。 - 特許庁

When switching of a DRAM bus 6 from an operating state to a non-operating state is determined, the output state of a SSTL 2 interface buffer 121 is switched to a predetermined output state so as to reduce the current quantity to be carried to the DRAM bus 6 through a VT power source 14.例文帳に追加

ＤＲＡＭバス６が動作状態から非動作状態に切り替わったと判定した場合、ＶＴ電源１４を介してＤＲＡＭバス６に流れる電流量を減少させるよう、ＳＳＴＬ２インターフェースバッファ１２１の出力状態を所定の出力状態に切り替える。 - 特許庁

When power of the system is turned off with holding data stored in the XDR DRAM, the system controller 11 turns the power of the memory controller 12 off while maintaining power application of the XDR DRAM 13 according to the RST signal to be input from the memory controller 12 via the level shifter 24.例文帳に追加

ＸＤＲ ＤＲＡＭに格納されたデータを保持したままシステムの電源を切る場合、システムコントローラ１１は、メモリコントローラ１２からレベルシフタ２４を介して入力されるＲＳＴ信号に応じて、ＸＤＲ ＤＲＡＭ１３の電源投入を維持しながら、メモリコントローラ１２の電源を切る。 - 特許庁

The charge accumulation characteristic of memory cells is optimized by making the capacity of the memory cells in a first DRAM 102 requiring high speed signal processing smaller than the capacity of the memory cells in a second DRAM 103 requiring sufficient signal holding.例文帳に追加

高速な信号処理が要求される第１のＤＲＡＭ部１０２を構成するメモリセルの持つ容量を、十分な信号保持が要求される第２のＤＲＡＭ部１０３を構成するメモリセルの持つ容量よりも小さくすることにより、メモリセルの電荷蓄積特性を最適化する。 - 特許庁

The DRAM and the access method of the DRAM is constituted so that eight subword lines 16 are chosen from 512 subword lines 16 by selecting one main word line from a plurality of main word lines 14 and one subword line 16 is selected by a signal and an enable signal for selecting the subword line 16.例文帳に追加

本発明は、複数本のメインワード線１４から１本を選択することによって、５１２本の副ワード線１６から８本の副ワード線１６が選択され、副ワード線１６を選択する信号及びＥｎａｂｌｅシグナルによって１本の副ワード線１６が選択されるように構成した。 - 特許庁

On semiconductor substrate 1, a DRAM region where a transistor gate electrode which is to be a component of DRAM is formed at high density as well as a peripheral circuit region, where a transistor gate electrode which is to be a component of peripheral circuit is formed at relatively low density are assured.例文帳に追加

半導体基板１上に、ＤＲＡＭの構成要素となるトランジスタのゲート電極を高密度に形成するためのＤＲＡＭ領域と、周辺回路の構成要素となるトランジスタのゲート電極を比較的低密度に形成するための周辺回路領域とを確保する。 - 特許庁

Terminal equipment to which a portion of a DRAM 20 is assigned as a packet buffer for storing a packet is provided with an SRAM whose reading/writing is more quickly performed than the DRAM, and configured to assign the storage region of the leading section of the packet of the packet buffer to the SRAM.例文帳に追加

パケットを格納するパケットバッファとして、ＤＲＡＭ２０の一部が割り当てられた端末装置において、ＤＲＡＭよりも読み書きが高速で行われるＳＲＡＭを設けて、前記パケットバッファにおける前記パケットの先頭部分の格納領域を、該ＳＲＡＭに割り当てる。 - 特許庁

A self-refresh timing generator 71 detects existence/absence of a read signal outputted from a control signal generating part 13a of a DRAM controller 13a to a memory bank 55, when the read signal is not detected in a prescribed time, the generator 7 generates a refresh signal, and outputs it to a refresh suppression register 72.例文帳に追加

セルフリフレッシュタイミング発生器７１は、DRAMコントローラ１３の制御信号発生器１３ａよりメモリバンク５５に出力される読み出し信号の有無を検出し、所定時間内に読み出し信号が検出されない場合、リフレッシュ信号を発生し、リフレッシュ抑止レジスタ７２に出力する。 - 特許庁

When all DRAM cores MCR0-MCR2 are specified as objects of an operation test, test output data from each DRAM core are compared with each other for coincidence in a data comparing circuit 16, and outputted to the outside as discrimination flag data FLG reflecting a comparison coincidence result.例文帳に追加

ＤＲＡＭコアＭＣＲ０〜ＭＣＲ２の全てが動作テストの対象に指定された場合においては、各ＤＲＡＭコアからのテスト出力データは、データ比較回路１６０において一致比較され、一致比較結果を反映した判定フラグデータＦＬＧとして外部に出力される。 - 特許庁

In a DRAM having information storage capacitive elements C on a bit line BL, an interconnection trench 18 is made in an interconnection insulation film 17 formed on a gate electrode functioning as the word line WL of the DRAM and a side wall spacer 19 is formed on the side wall of the interconnection trench 18.例文帳に追加

ビット線ＢＬ上に情報蓄積用容量素子Ｃを有するＤＲＡＭにおいて、ＤＲＡＭのワード線ＷＬとして機能するゲート電極上に形成された配線形成用の絶縁膜１７に配線溝１８を形成し、配線溝１８の側壁にサイドウォールスペーサ１９を形成する。 - 特許庁

On the other hand, in the case that the CPU 18 detects the PAUSE control, the CPU reads data from the DRAM 19 irrespective of the amount of data stored in the DRAM 19, and temporarily stores the data into the FLASH memory 21, then reads the data stored in the FLASH memory 21, and records the data into the disk 9.例文帳に追加

他方、ＣＰＵ１８は、ＰＡＵＳＥ制御を検出した場合、ＤＲＡＭ１９に記憶されたデータ量に関わらずＤＲＡＭ１９からデータを読み込み、ＦＬＡＳＨメモリ２１にデータを一時記憶した後、ＦＬＡＳＨメモリ２１に記憶されたデータを読み込み、ディスク９に記録する。 - 特許庁

When leakage is normal or within a normal range, a refresh-cycle time is optimized, and power consumption used for DRAM refreshing is minimized.例文帳に追加

リークが普通か、または通常範囲内の場合、リフレッシュ時間が最適化され、ＤＲＡＭリフレッシュに使用される消費電力は最小化される。 - 特許庁

To minimize increase of the excessive chip area under the condition where an evaluation pad also increases with a bonding pad in a high-speed DRAM or the like.例文帳に追加

高速ＤＲＡＭなどにおいてボンディングパッドと共に評価パッドも増加する状況の下、余計なチップ面積の増大を最小限に抑える。 - 特許庁

To provide a method for controlling operation of a dynamic random access memory(DRAM) system having a plurality of memory cells constituted of rows and columns.例文帳に追加

ロウおよびカラムに編成された複数のメモリ・セルを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムの動作を制御する方法を提供すること。 - 特許庁

Fuses are disposed on a direct peripheral circuit arranged around memory array areas of a DRAM, thereby making the total number of fuses increase.例文帳に追加

ＤＲＡＭのメモリアレイ領域の周辺に配置された直接周辺回路上にヒューズを配置することにより、ヒューズの総数を増加させる。 - 特許庁

A controller 103 receives a control signal from the logic circuit 102, generates a generate purpose SDRAM control signal, and gives it to a DRAM core 104.例文帳に追加

コントローラ１０３は、論理回路１０２からの制御信号を受けて、汎用ＳＤＲＡＭ制御信号を生成してＤＲＡＭコア１０４に与える。 - 特許庁

When the addition value reaches a value corresponding to the page size of a DRAM to which the microprocessor 100 is connected, a carry signal 180 is outputted.例文帳に追加

加算結果がマイクロプロセッサ１００が接続されるＤＲＡＭのページサイズに応じた値に達したとき，桁上信号１８０を出力する。 - 特許庁

To provide a DRAM(dynamic random access memory) being a semiconductor memory element with an error correcting function and to reduce the time incapable of performing access operation caused by error correcting operation.例文帳に追加

半導体記憶素子であるＤＲＡＭに関し、エラー訂正機能を持ち、かつエラー訂正動作に伴うアクセス不可能な時間を少くする。 - 特許庁

A microcomputer 70 calculates an actual value of maximum lift of an intake valve based on an initial value and change history stored in DRAM 72b.例文帳に追加

マイクロコンピュータ７０は、初期値とＤＲＡＭ７２ｂに記憶される変更履歴とに基づき吸気バルブの最大リフト量の実際値を算出する。 - 特許庁

This semiconductor storage device is a two way set associative cache memory constituted of a DRAM in which memory cell arrays Way0 and Way1 are provided.例文帳に追加

半導体記憶装置は、メモリセルアレイＷａｙ０及びＷａｙ１が設けられたＤＲＡＭから構成される２ウェイセットアソシアティブキャッシュメモリである。 - 特許庁