「dRAM」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

Consequently, even if the column switch 14 is turned on before it is sufficiently amplified by the sense amplifier 13, there in no possibility that the sense amplifier 13 is erroneously operated and data on the bit-line-pair 12 is destroyed operating speed of writing can be increased independently of existence of write-mask- operation of a DRAM.例文帳に追加

その結果、たとえビット・ライン・ペア１２がセンス・アンプ１３により十分に増幅される前にカラム・スイッチ１４がオンしたとしても、センス・アンプ１３が誤動作してビット・ライン・ペア１２上のデータを破壊する恐れはなく、ＤＲＡＭのライト・マスク動作の有無に拘わらずライト・オペレーションの高速化を図ることができる。 - 特許庁

A DRAM 10 is provided with a sleep mode in which control of an internal circuit supplying a power source to a memory core including a memory cell and control of refreshing for a memory core are combined to a power down mode, ad refresh-stop mode (Nap mode), and a partial self-refresh mode (S-Ref mode), these modes are selected in a program mode Pro, PE.例文帳に追加

ＤＲＡＭ１０は、パワーダウンモードにメモリセルを含むメモリコアに電源を供給する内部回路の制御と、メモリコアに対するリフレッシュの制御を組み合わせた「スリープモード」、「リフレッシュ停止モード（Ｎａｐモード）」、「部分セルフリフレッシュモード（Ｓ−Ｒｅｆモード）」を備え、これらモードをプログラムモードＰｒｏ，ＰＥにおいて選択する。 - 特許庁

When it is activated, its word line is driven to logic '1', and memory cells of the prescribed numbers can be accessed through an access transistor in a DRAM memory array 12.例文帳に追加

本発明技術によれば、アドレス信号をデコード回路へ印加して夫々のワード線のうちの対応する１つを活性化させ、次いで夫々のワード線の対応する１つをモニタして夫々のワード線の対応する１つが活性化されたか否かを決定し、それによりメモリアレイ及び関連回路が適切に動作しているか否かを決定する。 - 特許庁

In image processing systems 2-1 to 2-4, DMAC 20-1 to 20-4 read the same image data from a DRAM 1, decoders 21-1 to 21-4 expand the image data, TRC control section 23-1 to 23-4 execute gradation correction processing, and screen processing sections 24-1 to 24-4 carry out screen processing.例文帳に追加

画像処理系２−１〜２−４は、ＤＭＡＣ２０−１〜２０−４により、ＤＲＡＭ１から同一の画像データを読み出し、デコーダ２１−１〜２１−４により、画像データを伸張し、ＴＲＣ制御部２３−１〜２３−４により、階調補正処理を行い、スクリーン処理部２４−１〜２４−４により、スクリーン処理を行う。 - 特許庁

A coding section of the 1st CODEC 14 apply compression coding to the expanded image data and stores the resulting data to a DRAM 5 and stores management information such as a reception number of the image data, destination information, the number of pages, the number of lines of each page, a read width of each page, and image storage memory block information into a RAM 3 at the same time.例文帳に追加

展開された画像データは、第１ＣＯＤＥＣ１４の符号部によって圧縮符号化されてからＤＲＡＭ５に蓄積され、同時に、ＲＡＭ３に、その画像データの受け付け番号、宛先情報、ページ数、各ページのライン数、各ページの読み取り幅、画像格納メモリブロック情報等の管理情報が格納される。 - 特許庁

An output circuit 6 of a DRAM (semiconductor memory) is composed substantially of a NAND gate NA1, an AND gate A1, a Pch-Tr2, and a Nch-Tr4, and the circuit is provided with a refresh monitor circuit to which a TMSELF signal (test mode signal) and a int.ZRAS signal (internal signal starting refresh) are inputted.例文帳に追加

ＤＲＡＭ（半導体記憶装置）の出力回路６には、実質的にＮＡＮＤゲートＮＡ１とＡＮＤゲートＡ１とＰｃｈ−Ｔｒ２とＮｃｈ−Ｔｒ４とで構成され、ＴＭＳＥＬＦ信号（テストモード信号）及びint.ＺＲＡＳ信号（リフレッシュを起動する内部信号）が入力されるリフレッシュモニタ回路が付設されている。 - 特許庁

To increase a capacitor's capacitance without enlarging a step to a peripheral circuit part and with less photolithography processes required for capacitor formation, by, related to a DRAM of COB(capacitor over bit line) structure, forming a stack electrode in the region below a bit line as well.例文帳に追加

ＣＯＢ構造のＤＲＡＭにおいて、ビット線以下の領域にもスタック電極を形成することにより、周辺回路部との段差を大きくすることなく、キャパシタ容量を増加することができると共に、キャパシタ形成に必要なフォトリソグラフィ工程を低減することができるＤＲＡＭ及びその製造方法を提供する。 - 特許庁

In a DRAM chip Chip, sense amplifier cross coupling parts CC use p^+ gate PMOS parts Qp0, Qp1 of a p^+ polysilicon gate, having low impurity concentration in a channel and n^+ gate NMOS parts Qn0, Qn1 of an n^+ polysilicon gate, and the PMOS has a high substrate voltage and the NMOS has a low substrate voltage.例文帳に追加

ＤＲＡＭチップＣｈｉｐにおいて、センスアンプクロスカップル部分ＣＣにチャネル中の不純物濃度の低いＰ^+ポリシリコンゲートのＰ^+ゲートＰＭＯＳＱｐ０，Ｑｐ１とＮ^+ポリシリコンゲートのＮ^+ゲートＮＭＯＳＱｎ０，Ｑｎ１を用い、さらにＰＭＯＳの基板電圧を高く、ＮＭＯＳの基板電圧を低くする。 - 特許庁

To provide a sense circuit for DRAM memory cells that deals with the problems that as the source-supply voltage is lowered more and more, the sense time becomes considerably longer, that the sense time for lower voltage is shorter at high temperature, that the sense time greatly varies with process variation, etc.例文帳に追加

本願発明の課題は、電源電圧が低電圧化されるに従いセンス時間が著しく遅くなる、低電圧でのセンス時間が高温で高速になり、さらにプロセスばらつきに対してセンス時間が大きく変化してしまうこと等に対応したＤＲＡＭメモリセル用のセンス回路を提供することにある。 - 特許庁

After a word line WL functioning as a gate electrode of a selection MISFET in a DRAM is formed on the main surface of a semiconductor substrate, a plug (to be formed on a connection plug BP and a pattern SNCT) is formed to be connected with the source/drain of an MISFET is formed on an insulating film covering the word line WL.例文帳に追加

半導体基板の主面上にＤＲＡＭの選択ＭＩＳＦＥＴのゲート電極として機能するワード線ＷＬを形成した後、ワード線ＷＬを覆う絶縁膜にＭＩＳＦＥＴのソース・ドレインとと接続するプラグ（接続プラグＢＰおよびパターンＳＮＣＴに形成されるプラグ）を形成する。 - 特許庁

A DRAM chip 1 includes an input/output terminal 1c for testing which has a measure circuit for electrostatic discharge breakdown; an input/output terminal 1b for connecting a support substrate, which has a measure circuit for electrostatic discharge breakdown; and an input/output terminal 1a without having the measure circuit for electrostatic discharge breakdown other than the input/output terminals 1b and 1c.例文帳に追加

ＤＲＡＭチップ１は、静電破壊対策用回路を有する試験用の入出力端子１ｃと、静電破壊対策用回路を有する支持基板接続用の入出力端子１ｂと、入出力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有しない入出力端子１ａとを含む。 - 特許庁

Image data continuously obtained through a CCD 23 are stored in predetermined volume into a buffer memory (DRAM 31) as frame images of a motion picture and when a photographing timing is instructed, a series of frame images including frame images stored in the buffer memory a predetermined before are stored in a memory 38 as motion picture data.例文帳に追加

ＣＣＤ２３を通じて連続的に得られる画像データを動画のフレーム画像としてバッファメモリ（ＤＲＡＭ３１）に所定容量分記憶し、撮影タイミングが指示されたときに、その所定時間前にバッファメモリに記憶されたフレーム画像を含む一連のフレーム画像を動画データとしてメモリ３８に記録する。 - 特許庁

For the logic part of a logic-DRAM mixed LSI, a plurality of contact holes 11a-11c, which reach the n+-type semiconductor layer constituting a source, and a plurality of contact holes 11d-11f, which reach the n+-type semiconductor region constituting a drain, are opened in the insulating layer made on the gate electrode 5 of a MISFET.例文帳に追加

ロジック−ＤＲＡＭ混載ＬＳＩのロジック部は、ＭＩＳＦＥＴのゲート電極５の上層に形成された絶縁層に、ソースを構成するｎ^+型半導体領域に達する複数のコンタクトホール１１ａ〜１１ｃと、ドレインを構成するｎ^+型半導体領域に達する複数のコンタクトホール１１ｄ〜１１ｆとが開孔される。 - 特許庁

In a DRAM, the channel length of an N channel MOS transistor 8 for giving ground potential VSS to a sense amplifier 50 to activate the amplifier 50 is made shorter than the channel lengths of N channel MOS transistors 53 and 54 included in the amplifier 50, and the gate potential of the transistor 8 in a standby mode is also mode negative potential VN.例文帳に追加

ＤＲＡＭにおいて、センスアンプ５０に接地電位ＶＳＳを与えて活性化させるためのＮチャネルＭＯＳトランジスタ８のチャネル長をセンスアンプ５０に含まれるＮチャネルＭＯＳトランジスタ５３，５４のチャネル長よりも短くするとともに、スタンバイ時におけるＮチャネルＭＯＳトランジスタ８のゲート電位を負電位ＶＮにする。 - 特許庁

When a user operates a prescribed key of an operation part 19 during data recording to instruct partial deletion of an offset time, data recorded until the time are deleted backward by the offset time before the data are supplied from a DRAM (a first storing means) 13 to a mini-disk (a second storing means) 90 so that the data are not recorded in the mini-disk.例文帳に追加

データ記録中にユーザが操作部１９の所定キーを操作してオフセット時間の部分削除を指示した場合に、その時点まで記録したデータをＤＲＡＭ（第１の記憶手段）１３からミニディスク（第２の記憶手段）９０に供給する前に、オフセット時間だけ遡って削除し、ミニディスクには記録しないようにする。 - 特許庁

To thin a light-shielding layer (i.e., to thin a light-shielding film and a transfer pattern) necessary for generations of DRAM half-pitch (hp) 45 nm and after in a semiconductor design rule, especially for a generation of hp 32-22 nm, as to a photomask blank to be used for manufacturing a photomask for ArF eximer laser exposure.例文帳に追加

ＡｒＦエキシマレーザー露光用フォトマスクを作製するために用いられるフォトマスクブランクに関し、半導体デザインルールにおけるＤＲＡＭハーフピッチ（ｈｐ）４５ｎｍ以降の世代、特にｈｐ３２−２２ｎｍ世代に必要な遮光層の薄膜化（ひいては遮光膜、転写パターンの薄膜化）を目的とする。 - 特許庁

A mode switching signal generating circuit 12 switching a non- volatile memory mode or a DRAM mode by a temperature detecting signal and an operation specifying signal 15 from a temperature detecting circuit 10 is formed on a chip, a mode of a ferroelectric memory circuit 14 is switched by a mode signal 13 from the mode switching signal generating circuit.例文帳に追加

温度検出回路１０からの温度検出信号と、動作指定信号１５により、不揮発性メモリモードとＤＲＡＭモードを切り替えるモード切り替え信号発生回路１２とがチップ上に形成され、前記モード切り替え信号発生回路からのモード信号１３により、強誘電体メモリ回路１４のモードを切り替える。 - 特許庁

After a protective film 6 has been formed on the first insulation film 4 in the DRAM circuit region 11 and on the logic circuit region 12, except a prescribed region 51 of the diffusion layer 5 formed on the periphery of a specified gate electrode 3a, a silicide layer 7 is formed above the prescribed region 51 by salicide method.例文帳に追加

ＤＲＡＭ回路領域１１に形成された第１の絶縁膜４上と、所定のゲート電極３ａの周辺に形成された拡散層５の所定領域５１を除いたロジック回路領域１２上に、保護膜６を形成した後、所定領域５１の上部にシリサイド層７をサリサイド法により形成する。 - 特許庁

At transfer of data between a host device 100 and an electronic disk sub-system SS, equipped with a memory part 121 constituted of a DRAM CRC is operated as error check, and the presence or absence of an error which is the CRC result is added to data as a flag bit constituted of one bit, and the data are transferred and stored in the memory part 121.例文帳に追加

上位装置１００と、ＤＲＡＭからなるメモリ部１２１を備えた電子ディスクサブシステムＳＳとの間でデータ転送を行う際に、エラーチェックとしてＣＲＣを行い、そのＣＲＣ結果であるエラーの有無を、1ビット構成のフラグビットとしてデータに付加して転送し、メモリ部１２１に格納する。 - 特許庁

This semiconductor device 100 includes: a first transistor 120 formed in the DRAM region 200, and including a first source/drain region 126 containing arsenic and phosphorus as impurities; and a second transistor 140 formed in the logic region 210, and including a second source/drain region 146 containing at least arsenic as an impurity.例文帳に追加

半導体装置１００は、ＤＲＡＭ領域２００に形成され、不純物としてヒ素とリンとを含む第１のソースドレイン領域１２６を含む第１のトランジスタ１２０と、ロジック領域２１０に形成され、不純物として少なくともヒ素を含む第２のソースドレイン領域１４６を含む第２のトランジスタ１４０とを含む。 - 特許庁

A capacitor and a DRAM having this capacitor include a first layer 2 of a conductive doped perovskite material, a second layer 3 of an anti- conductive doped perovskite material, and a depletion layer 1 formed in the interface between the first and second layers made of the conductive perovskite material and constituting the insulating layer of the capacitor.例文帳に追加

キャパシタとこのようなキャパシタを有するＤＲＡＭは、導電性のドープされたペロブスカイト物質の第１の層２と、第１の層に接触する、反対導電型のドープされたペロブスカイト物質の第２の層３と、導電性ペロブスカイト物質の第１および第２の層の間の界面に形成され、キャパシタの絶縁体層である空乏層１とを有する。 - 特許庁

The TSIF 31 receives a TS packet containing an MPE-FEC frame of a DVB-H system, extracts an MPE section containing an IP datagram and an MPE-FEC section containing parity data, and generates a first table of the MPE section and the MPE-FEC section and a second table of an erasure bitmap table in a DRAM 4.例文帳に追加

ＴＳＩＦ３１はＤＶＢ−ＨシステムのＭＰＥ−ＦＥＣフレームを含んだＴＳパケットを受信して、ＩＰデータグラムを含んだＭＰＥセクションとパリティーデータを含んだＭＰＥ−ＦＥＣセクションを抽出して、ＭＰＥセクションとＭＰＥ−ＦＥＣセクションの第１テーブルと消去ビットマップテーブルの第２テーブルがＤＲＡＭ４に生成される。 - 特許庁

In this case, the lengths of the first and second frames are determined so that time from completion of first frame transmission to completion of second frame transmission in the DRAM 11 in the transmitter and time from start of first frame transfer to start of second frame transfer in the NIC 12 in the transmitter can be made almost the same.例文帳に追加

このとき、送信装置内ＤＲＡＭ１１が１番目のフレームの送信を完了してから２番目のフレームの送信を完了するまでの時間と送信装置内ＮＩＣ１２が１番目のフレームの転送を開始してから２番目のフレームの転送を開始するまでの時間とが略同じになるように、１番目と２番目のフレームの長さを決定する。 - 特許庁

The multi-core CPU 4 has: a cache balance controller 13 for moving the information between the cache memories 7, 8 so as to average the cache use amount of each cache memory 7, 8 by referring to the balance information; and a cache write restoration controller 14 for restoring the circuit data stored in the cache memories 7, 8 into the DRAM 6 after the information is moved.例文帳に追加

マルチコアＣＰＵ４は、バランス情報を参照してキャッシュメモリ７，８のキャッシュ使用量を平均化するようにキャッシュメモリ７，８間で情報を移動させるキャッシュバランス制御部１３と、その情報の移動が行われた後に、キャッシュメモリ７，８に記憶されたキャッシュデータをＤＲＡＭ６に書き戻すキャッシュ書き戻し制御部１４とを有している。 - 特許庁

Granular silicon 43b is formed by grain growth from an amorphous silicon film having impurity (phosphorus) concentration of 2.5×1020 atoms/cm3 or less, phosphorus is doped by thermally treating a silicon film 43d under a polycrystalline state and granular silicon 43b in an atmosphere containing phosphine, and an impurity region 43e is formed and used as the capacitor lower electrode of a DRAM.例文帳に追加

２．５×１０^20atoms/cm^-3以下の不純物（リン）濃度を有するアモルファスシリコン膜からの粒成長により粒状シリコン４３ｂを形成した後、多結晶状態のシリコン膜４３ｄと粒状シリコン４３ｂにフォスフィンを含む雰囲気中で熱処理を施すことによりリンをドープして不純物領域４３ｅを形成し、ＤＲＡＭのキャパシタ下部電極とする。 - 特許庁

A control part 9 decides compression start timing by a compression/expansion part 8 based on power necessary for compressing data by controlling the compression/expansion part 8 in order to set at least one memory block as a free memory block and power necessary for backing up the DRAM 5 in a state that the data are compressed under the consideration of the predicting/correcting environmental temperature.例文帳に追加

制御部９は、予測・補正環境温度を加味して、少なくとも１つのメモリブロックが空きメモリブロックとなるように圧縮伸張部８を制御してデータ圧縮するのに必要な電力と、そのデータ圧縮後の状態でＤＲＡＭ５をバックアップするのに要する電力とに基づいて、圧縮伸張部８による圧縮開始タイミングを定める。 - 特許庁

The switches 23a and 23b enable the start of access to DRAM's 24a and 24b provided externally corresponding to the time-division waveform signal processing parts 22a and 22b in timing with a mutual delay of a specific time and also enable the sound waveform data to be written to or read out of the corresponding DRAM 24a or 24b at a write or read request.例文帳に追加

スイッチ２３ａ，２３ｂは、時分割波形信号処理部２２ａ，２２ｂに対応させて外付けされるDRAM２４ａ，２４ｂに対し、相互に所定時間ずれたタイミングでアクセス開始を可能として、書き込みまたは読み出し要求があったときに、対応するDRAM２４ａ，２４ｂに対する音波形データの書き込みまたは読み出しを行わせる。 - 特許庁

One page of cyan data, magenta data and yellow data are stored, respectively, in the first area 63 of a first DRAM 58 and after continuous color data of respective colors for one raster are read into an SRAM 62 sequentially from the first area 63, the continuous color data are written sequentially, while being skipped, from the SRAM 62 into a second area 64 at the same row address.例文帳に追加

第１ＤＲＡＭ５８の第１領域６３には、シアンデータ、マゼンタデータおよびイエローデータが各色毎に１頁分記憶されており、その第１領域６３から、１ラスタ分の各色毎の連続する色データを順次ＳＲＡＭ６２に読み込んだ後、ＳＲＡＭ６２から第１ＤＲＡＭ５８の第２領域６４の同一のロウアドレス内に順次飛び飛びに書き込む。 - 特許庁

A normal dielectric capacitor 24 storing data by electric charges at a DRAM mode and a ferroelectric capacitor 21 storing data by a non-volatile mode are arranged in parallel, one side nodes of them are connected by a common cell plate 4, the other side nodes are connected by a switching element 22, while the nodes and a bit line 5 are connected by a switch element 2.例文帳に追加

ＤＲＡＭモード時に電荷によってデータを記憶する常誘電体キャパシタ２４と不揮発モードでデータを記憶する強誘電体キャパシタ２１を並列に配し、それらの一方のノードを共通セルプレート４で接続し、もう一方のノード間をスイッチ素子２２で接続するとともにそのノードとビット線５とをスイッチ素子２で接続する。 - 特許庁

The semiconductor device comprises: a plurality of first capacitor holes 52 bored in an insulating layer; DRAM cells comprising capacitive elements C formed in the first capacitor holes 52 and transistors Tr coupled to the capacitive elements C; a plurality of second capacitor holes 40 bored in the insulating layer; and fuse elements (31, 51) formed between the second capacitor holes 40.例文帳に追加

この半導体装置は、絶縁層に設けられた複数の第１キャパシタ孔５２と、第１キャパシタ孔５２に形成された容量素子Ｃと、容量素子Ｃと結合するトランジスタＴｒとからなるＤＲＡＭセルと、絶縁層に設けられた複数の第２キャパシタ孔４０と、第２キャパシタ孔４０の間に形成されるフューズ素子（３１、５１）と、を備えている。 - 特許庁

The control part 106 generates a signal by delaying read data S163 from the DRAM 104 only for the rise time of the signal S158 and outputs the delayed signal before the rise of the signal S158 or outputs the read data S163 after the fall of the signal S158 as read output data S164.例文帳に追加

また、データ遅延制御部１０６でＤＲＡＭ１０４からの読み出しデータＳ１６３をＮＲＡＳ信号Ｓ１５８が立ち上がっている時間だけ遅延させた信号を生成し、読み出し出力データＳ１６４として、ＮＲＡＳ信号Ｓ１５８が立ち上がる以前は遅延させた信号を、立ち下がってから以後は読み出しデータＳ１６３を出力する。 - 特許庁

A DRAM apparatus has a bit line, a word line and a memory cell, and further has a word line potential control circuit that connects the word line and a counter electrode HVC1P of a plate of the memory cell during a predetermined period when a potential of the word line WL is switched from a selection potential VBOOT to a non-selection potential VNB.例文帳に追加

本発明に係るＤＲＡＭ装置は、ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、前記ワード線ＷＬを選択電位ＶＢＯＯＴから非選択電位ＶＮＢに切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極ＨＶＣ１Ｐとを接続するワード線電位制御回路を備えるものである。 - 特許庁

For instance, in the case that the extraction of the small image of the number 1 is instructed, the pixel data of the first row of the small image of the number 1 are read from the address adr 11 of the DRAM, the pixel data of the second row are read from the address adr 21, and the pixel data of the third and succeeding rows are also successively read while skipping the addresses.例文帳に追加

例えば、番号１の小画像の抽出が指示された場合、ＤＲＡＭのアドレスａｄｒ １１から、番号１の小画像の第１行目の画素データが読み出され、アドレスａｄｒ ２１から、第２行目の画素データが読み出されるといったように、第３行目以降の画素データも、アドレスを飛ばしながら順次読み出される。 - 特許庁

The semiconductor device 100 has a DRAM section 102, including a transistor consisting of a first diffusion layer 108 formed in a silicon substrate 101, a gate electrode 118 formed on the silicon substrate 101, and a second diffusion layer 106 provided on the side opposite to the first diffusion layer 108, while holding the gate electrode 118 in between.例文帳に追加

半導体装置１００は、ＤＲＡＭ部１０２を含み、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１拡散層１０８と、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２拡散層１０６とから構成されるトランジスタを含む。 - 特許庁

To enlarge a range of a memory operation temperature and to improve a lifetime of a ferroelectric capacity element by operating a memory with a non-volatile memory mode at high temperature and operating it with a DRAM operation mode in which polarization inversion is not performed other than at high temperature, in order to suppress fatigue deterioration of a ferroelectric capacity element caused by repetition of polarization inversion.例文帳に追加

分極反転の繰り返しによる強誘電体容量素子の疲労劣化を抑制するため、高温時には不揮発性メモリモードで動作させ、高温時以外には分極反転を伴わないＤＲＡＭ動作モードを行い、メモリ動作温度範囲を拡大すると共に、強誘電体容量素子の寿命の改善を図る。 - 特許庁

To provide a DRAM with a memory cell portion and a peripheral circuit portion both installed together, which can integrates on the same substrate a first insulated gate type transistor, capable of forming a minute contact hole with self-alignment to a gate electrode and a second insulated gate type transistor, capable of fully reducing the parasitic resistance, while suppressing short-channel effect.例文帳に追加

本発明は、メモリセル部とその周辺回路部とを混載させてなるＤＲＡＭにおいて、ゲート電極に対して自己整合的に微細なコンタクトホールの開孔が可能な第１の絶縁ゲート型トランジスタと、短チャネル効果を抑制しつつ、寄生抵抗を十分に緩和することが可能な第２の絶縁ゲート型トランジスタとを同一基板上に集積できるようにする。 - 特許庁

Stacked capacitor lower electrodes 7 of the memory cells of a dynamic semiconductor semiconductor memory device(DRAM) are patterned, and an insulating oxide film 9 is filled into a gap between the lower electrodes 7 to be flush with the top surface of the lower electrode 7, and then a rugged polysilicon (HSG-Si) 7a is formed on the top surfaces of the lower electrodes 7.例文帳に追加

ダイナミック型半導体記憶装置（ＤＲＡＭ）のメモリセルのスタックキャパシタ下部電極７をパターニング後、隣接するスタックキャパシタ下部電極７間にキャパシタ下部電極７の上面と同一高さに絶縁酸化膜９を埋設し、次いでスタックキャパシタ下部電極７上面にポリシコンからなる凹凸ポリシコン（ＨＳＧ−Ｓｉ７ａ）の形成する。 - 特許庁

In a boosting potential generating circuit provided with a capacitive MOS transistor and a transfer MOS transistor and used for a DRAM comprising memory cells, a boosting potential generating circuit of small area and large capacitance can be realized by making a gate insulation film of the capacitive MOS transistor a thinner film than a gate insulation film of a MOS transistor constituting a memory cell.例文帳に追加

容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。 - 特許庁

A lead gate 1 of a DRAM core cell, comprises N-channel MOS transistors 61, 63 whose gates are connected to bit lines BL, /BL via nodes N1, N2 respectively, and N-channel MOS transistors 2, 3 whose gates receive a row selection signal CSLR.例文帳に追加

ＤＲＡＭコアセルのリードゲート１は、各々のゲートがそれぞれノードＮ１，Ｎ２を介してビット線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトランジスタ６１，６３と、各々のゲートがともに列選択信号ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜はＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄い。 - 特許庁

To provide a memory device in which consumption of current additionally used when an amplification means is operated is reduced by controlling enable/disable of the amplification means responding to a value comparing data of an input/output line of global data with write data in driving of write operation of a DRAM, and a drive method of the memory device.例文帳に追加

ＤＲＡＭの書き込み動作駆動の際に、グローバルデータの入力／出力ラインのデータと書き込みデータとを比較した値に応答して、増幅手段のイネーブル／ディセーブルを制御することによって、増幅手段が動作する時に追加に使用されていた電流の消費を低減するメモリ装置及びそのためのメモリ装置の駆動方法を提供すること。 - 特許庁

An upper surface protective film 91 after patterning, NMOSFET gate formation mask 31a, and PMOSFET gate formation mask 31b are used as masks for etching, so that a gate electrode 33 of a transistor of a DRAM memory cell part Rm and lower part electrodes 34a and 34b of each transistor of a CMOS part Rc are formed at the same time.例文帳に追加

次に、パターニングした後の上面保護膜９１、ＮＭＯＳＦＥＴゲート形成用マスク３１ａおよびＰＭＯＳＦＥＴゲート形成用マスク３１ｂをマスクとして用いて、エッチングを行うことにより、ＤＲＡＭメモリセル部Rmのトランジスタのゲート電極３３、ＣＭＯＳ部Rcの各トランジスタの下部電極３４ａ、３４ｂを同時に形成する。 - 特許庁

In the synchronous type DRAM having the multi-bank constitution, an inter-bank data copy control circuit 20 specifying optional one among plural memory banks BK0-BK3 as a source bank based on a command specifying an inter-bank data copy mode, and controlling so as to write the data read out from the source bank in at least remaining one memory bank is provided.例文帳に追加

マルチバンク構成を有する同期型ＤＲＡＭにおいて、バンク間データコピーモードを指定するコマンドに基づいて、複数のメモリバンクＢＫ0 〜ＢＫ3 のうちの任意の１つをソースバンクとして指定し、ソースバンクから読み出したデータを残りの少なくとも１つのメモリバンクに書き込むように制御するバンク間データコピー制御回路２０を具備する。 - 特許庁

Secreted information outputted by peripheral equipment is first normalized before reaching a memory means, waits for read and use of the system, unsecreted information to be written from the system to the memory means is secreted before reaching the DRAM 50, returned, stored to the peripheral equipment and read of the information when the peripheral equipment is stolen and when the system is intruded is prevented.例文帳に追加

周辺装置の出力した秘密化情報をメモリ手段に至る前にまずノーマル化し、システムの読み取り使用を待機し、かつシステムよりメモリ手段に書き込む未秘密化情報をＤＲＡＭ５０に至る前に秘密化をし、周辺装置に返送・保存し、周辺装置が盗まれる場合とシステムが侵入される場合の情報の読み取られることを防止する。 - 特許庁

The garbage treatment apparatus receives a lump of moisture adjustment and agitation material inside of the treatment tank 1 consisting of a sideways-arranged rotary dram and dries and crushes a residue separated from a sewage, wherein a wood chip 2 is used as the moisture adjustment and agitation material and also an outlet 3 of a large diameter for discharging a bulky garbage uncrushable is arranged in the treatment tank 1.例文帳に追加

横設した回転ドラムからなる処理槽１の内部に塊状の水分調整・攪拌材を収容し、汚水から分離したし渣を乾燥し破砕処理するごみ処理装置において、水分調整・攪拌材としてウッドチップ２を用いるとともに、破砕されないごみの粗大物を排出する大径の排出口３を処理槽１に設ける。 - 特許庁

In a DRAM for a fault column relief by data line shifting, a data line shifting circuit 8 shifts data lines RD disposed at one side at the data line RD for data of the fault column to be transferred as a starting point one by one when the fault column is accessed to connect to data input/output line I/O including a spare data line SRD.例文帳に追加

データ線シフトにより不良カラム救済を行うＤＲＡＭであり、データ線シフト回路８は、不良カラムがアクセスされたときにその不良カラムのデータが転送されるべきデータ線ＲＤを起点としてそれより一方側に配置されたデータ線ＲＤを一つずつシフトさせてスペアデータ線ＳＲＤを含めてデータ入出力線Ｉ／Ｏに接続させる。 - 特許庁