「dRAM」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

In a memory cell of a twin-cell-style DRAM, access transistors 22 are arranged adjacent to side faces of a capacitor 21 and the access transistors 22 are integrated with the capacitor 21 to form the memory cell, whereby an extra area between elements is eliminated, and the memory cell can be miniaturized.例文帳に追加

ツインセル方式のＤＲＡＭのメモリセル内において、キャパシタ２１の側面にアクセストランジスタ２２を隣接させ、キャパシタ２１とアクセストランジスタ２２を一体化させてメモリセルを形成することにより素子間の余分な面積を省き、メモリセルを微細化することができる。 - 特許庁

The circuit scale of the logic circuit 2 is reduced thereby, and the number of input signals to a semiconductor device 1 is thereby reduced in the burn-in test, to allow the burn-in tests for both the logic circuit 2 and the DRAM 3 to be carried out concurrently.例文帳に追加

従って、ロジック回路２の回路規模が縮小されるとともに、バーンイン試験時における半導体装置１に対する入力信号の数が減少して、ロジック回路２とＤＲＡＭ３の双方に対するバーンイン試験を同時に行うことが可能となる。 - 特許庁

When the fishing line set, to which a number of the fish hooks 10 are connected to the fishing lines, is wound around a rotary dram of the automated fishing machine, the hook top parts 14-1, 14-2 of the hooks rotate downward and the hooked fishes and the like fall down with their own weight.例文帳に追加

この釣り針１０を多数、釣り糸に連結した釣り糸セットを、自動いか釣り機の回転ドラムにて巻き取るようにすれば、釣り針１０の針先１４−１，１４−２が下方向に回転して、これに掛かった魚類等が自重により自動的に外れる。 - 特許庁

A DRAM 1 is a semiconductor memory device in which read-out of data is performed by comparison of a potential of a memory cell and a reference potential of a reference cell, and the device is provided with capacitors 22, 32 and capacitors 82, 92, and a potential line 18 supplying the reference potential to the reference cell.例文帳に追加

ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、キャパシタ２２、３２、およびキャパシタ８２、９２、リファレンスセルに参照電位を供給する電位線１８を備えている。 - 特許庁

To provide a semiconductor integrated circuit device such as a DRAM, wherein a circuit evaluation of a relief circuit is made possible even though there is no product in which the defective cell exists, and efficiency of debugging of a program for evaluating the relief circuit or relieving a defective address is improved.例文帳に追加

ＤＲＡＭ等の半導体集積回路装置において、欠陥セルが存在する製品がなくても、救済回路の回路評価を可能にし、また、救済回路の評価や、不良アドレス救済を行うためのプログラムのデバッグの効率を向上させる。 - 特許庁

When the decrease of a power source voltage level is detected by a power source voltage level detecting section 24, a CPU 11 forms new authentication data, and makes the DRAM 13 and the nonvolatile RAM 14 store the new authentication data, and at the same time, transmits the new authentication data to a host device through a network N.例文帳に追加

電源電圧レベル検出部２４により電源電圧レベルの低下が検出された場合に、ＣＰＵ１１は、新たな認証データを生成し、ＤＲＡＭ１３及び不揮発ＲＡＭ１４に記憶させるとともに、ネットワークＮを介してホスト装置に送信する。 - 特許庁

In an REFS generating circuit 7 included in a self-refresh circuit 3 of a DRAM, N channel MOS transistors 8a-8e are connected to fuses 71-75 in parallel respectively, and P channel MOS transistors 9a-9e connected to the fuses 71-75 in series respectively.例文帳に追加

ＤＲＡＭのセルフリフレッシュ回路３に含まれるＲＥＦＳ発生回路７において、ヒューズ７１〜７５に並列にそれぞれＮチャネルＭＯＳトランジスタ８ａ〜８ｅを接続し、ヒューズ７１〜７５に直列にそれぞれＰチャネルＭＯＳトランジスタ９ａ〜９ｅを接続する。 - 特許庁

This device is a 256 DRAM and has two systems of a voltage for normal control and a voltage for shallowing control for usual control and shallowing control of a negative voltage VBB, and it controls the supply to a mat corresponding to a mat selection address during self-refreshing.例文帳に追加

２５６ＭＤＲＡＭであって、負電圧ＶＢＢの通常制御および浅化制御のために、通常制御のための電圧と浅化制御のための電圧との２系統を持ち、セルフリフレッシュ時にはマット選択アドレスに対応してマットへの供給を制御する。 - 特許庁

The image pickup apparatus includes: an image capturing lens 201; and calculating means (image data controller 115, system controller 120 and DRAM 121) for calculating the amount of peripheral light quantity drop correction of the image capturing lens 201 on the basis of a plurality of images captured in different exposure conditions.例文帳に追加

撮像装置は、撮影レンズ２０１と、異なる露光条件で撮影した複数枚の画像を基に撮影レンズ２０１の周辺光量落ち補正量を算出する算出手段（画像データコントローラ１１５、システムコントローラ１２０、ＤＲＡＭ１２１）とを備える。 - 特許庁

A plurality of trench capacitors are formed on an entire silicon substrate 1, only the trench capacitors in a DRAM region are electrically connected to a MOS transistor, and the remaining trench capacitors are electrically isolated from the MOS transistor, composing a logic circuit, and is prevented them from being used.例文帳に追加

シリコン基板１の全体に複数のトレンチキャパシタを形成し、これらのトレンチキャパシタのうち、ＤＲＡＭ領域のものだけをメモリセルのＭＯＳトランジスタと電気的に接続し、残りのトレンチキャパシタはロジック回路を構成するＭＯＳトランジスタと電気的に分離し、使用しない。 - 特許庁

When the DRAM 14 is fulfilled, the sled control circuit 11 moves the optical pickup 3, according to a command from a system controller 18, by a constant quantity L2 (<L1) in the direction for canceling the sled error if the sled error signal SE is larger than a second threshold level TH2 (<TH1) at that moment of time.例文帳に追加

DRAM14が満杯になると、システムコントローラ１８の指令に従い、スレッド制御回路11はその時点のスレッドエラー信号SEが第２のしきい値ＴＨ_2 （＜ＴＨ_1 ）より大きければ、スレッドエラーを打ち消す方向へ一定量Ｌ_2 （＜Ｌ_1 ）だけ光ピックアップ３を移動させる。 - 特許庁

When such an operation that displays a GUI is performed, the CPU 104 reads the bitmap data from the rewritable storage device 105, performs GUI synthesis processing, writes the bitmap data in a DRAM 106 and displays the GUI image selected by the user on a display device 107.例文帳に追加

ＧＵＩが表示されるような操作を行った場合に、ＣＰＵ１０４が書き換え可能な記憶装置１０５からビットマップデータを読み出し、ＧＵＩ合成処理を行い、ＤＲＡＭ１０６に書き込み、ユーザーが選択したＧＵＩイメージを表示デバイス１０７に表示する。 - 特許庁

A host 1 sends the image data of each page to a page printer 3 in each band unit and the page printer 3 writes each received band data in the receiving buffer within a DRAM 21 by a DMA and transmits each band data from the receiving buffer to image forming parts 13-19, 27.例文帳に追加

ホスト１は、各ページのイメージデータを各バンド単位でページプリンタ３に送り、ページプリンタ３は受信した各バンドデータをＤＲＡＭ２１内の受信バッファにＤＭＡで書き込み、かつ受信バッファから各バンドデータをＤＭＡで画像形成部１３〜１９、２７へ転送する。 - 特許庁

An internal clock is given to serial/parallel conversion circuits 18, 20 serial/parallel-converting data given by a packet form and an interface circuit 22 decoding an output of the serial/parallel conversion circuits 18, 20 and outputting commands of ACT and the like to a DRAM core 26.例文帳に追加

内部クロックは、パケット形式で与えられるデータをシリアル−パラレル変換するシリアルパラレル変換回路１８、２０と、シリアルパラレル変換回路１８、２０の出力をデコードし、ＤＲＡＭコア２６に対してＡＣＴ等のコマンドを出力するインターフェイス回路２２とに与えられる。 - 特許庁

To provide a method which can use a common standard to both a DRAM and a nonvolatile memory in spite of the fact that bidirectional communication is required in the general nonvolatile memory so as to adjust writing between a memory controller and the memory.例文帳に追加

不揮発性メモリは一般に、メモリコントローラとの間で書き込みを調整するために双方向通信を必要とするという事実があるにもかかわらず、ＤＲＡＭと不揮発性メモリの両方に共通の標準規格を使用することができる方法を提供する。 - 特許庁

The reliability of the HDD 1 is improved by performing the error correction processing for the data stored in the DRAM 24, and increase of circuit scale can be suppressed by the use of the same SRAM 318 in a different error correction processing.例文帳に追加

ＤＲＡＭ２４に格納されるデータについてエラー訂正処理を実行することでＨＤＤ１の信頼性を向上するとおもに、異なるエラー訂正処理において同一のＳＲＡＭ３１８を使用することで、回路規模の増大を抑えることができる。 - 特許庁

In the analog capacitive element added to a DRAM cell part, a lower electrode 5 is formed with a gate electrode 4, the side wall insulating film 9 of a connection hole with a capacity insulating film 10 and an upper electrode 12 with a bit line by common materials/patterning.例文帳に追加

ＤＲＡＭセル部に対して、付け加わるアナログ容量素子を、下部電極５はゲート電極４と、接続孔の側壁絶縁膜９は容量絶縁膜１０と、上部電極１２はビット線と、それぞれ共通の材料・パターニングにより作製する構造とする。 - 特許庁

An encoding parameter obtained by first encoding processing is transferred from signal processing parts 403 to 406 through an encoding control part 407 to a parameter input/output part 408, which stores the encoding parameter into an external DRAM 411 via an SDRAM interface part 410.例文帳に追加

第１の符号化処理により得られた符号化パラメータは、各信号処理部４０３〜４０６から符号化制御部４０７を経由してパラメータ入出力部４０８に渡され、パラメータ入出力部４０８がＳＤＲＡＭインタフェース部４１０を介して外部ＤＲＡＭ４１１に符号化パラメータを格納する。 - 特許庁

Heatsink portions 201 and 201' holding a memory module 100 to which a DRAM element 102 is attached from the opposite sides, and an air introduction passage above the heatsink portions 201 and 201' are provided on a module substrate 101, and air is supplied downward from the air introduction passage thus cooling the memory module 100.例文帳に追加

モジュール基板１０１に、ＤＲＡＭ素子１０２が装着されたメモリモジュール１００を両面より挟持したヒートシンク部２０１、２０１’と、ヒートシンク部２０１、２０１’の上部にエア導入路を備え、エア導入路からエアを下方に向けて送風することにより、メモリモジュール１００を冷却する。 - 特許庁

The method for separating drawn yarn of polylactic acid multifilament for separation is to open the multifilament by opening roller rotating in a peripheral speed 0.5-1.0 times of the pulling speed in the reverse direction to the running direction of the yarn and wind up the monofilaments to bobbins, in winding up the monofilaments by separating the multifilament from a dram package.例文帳に追加

ドラムパッケージから分繊してモノフィラメントを巻き取るに際し、糸条走行方向とは逆方向に引取速度の０．５〜１．０倍の周速度で回転する開繊ローラーでマルチフィラメントを開繊させてボビンに巻き取ることを特徴とする分繊用ポリ乳酸マルチフィラメント延伸糸の分繊方法。 - 特許庁

To improve a uniformity of a film thickness distribution and film quality of an Ru film or an Ru alloy film and an adhering force to a base material, at a sputtering target made from Ru or a Ru alloy used for formation of an electrode of a thin-film capacitor mounted on a DRAM or a FRAM.例文帳に追加

ＤＲＡＭやＦＲＡＭに搭載される薄膜キャパシタの電極形成などに用いられるＲｕまたはＲｕ合金からなるスパッタリングターゲットにおいて、Ｒｕ膜やＲｕ合金膜の膜厚分布や膜質の均一性を高めると共に、下地に対する付着力を向上させる。 - 特許庁

To provide a semiconductor device having a DRAM capacitor which easily ensures the adhesiveness of a lower electrode and a peripheral insulating film, prevents an increase in leakage current of a capacitor in this portion, prevents the collapse of the lower electrode in wet-etching, and improves the reliability of the device, and to provide the method of manufacturing the semiconductor device.例文帳に追加

下部電極と周辺絶縁膜との密着性を容易に確保し、この部分でのキャパシタのリーク電流の増大を防止し、また、ウエットエッチング時の下部電極の倒壊を防止し、ひいてはデバイスの信頼性を向上したＤＲＡＭ型のキャパシタを有する半導体装置を提供する。 - 特許庁

To provide a delay fixed loop capable of increasing an operating frequency of a DRAM, even when a frequency of an input clock increases, by securing operating margin which allows generation of a rising/polling out enable signal R/FOUTEN using a second DLL clock FCLK_DLLOE.例文帳に追加

入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。 - 特許庁

The image processor delays the video signals of the one remaining color with respect to the video signals of RGB, by matching with a signal processing delay amount to the video signals the two other colors by utilizing DRAM 9 for performing double-speed simultaneous reading of a current frame and a prior frame as a premise for performing over-drive.例文帳に追加

ＲＧＢの映像信号のうちの残りの１つの色の映像信号は、オーバードライブを行う前提として現フレームと前フレームとの倍速同時読み出しを行うためのＤＲＡＭ９を利用して、他の２つの色の映像信号に対する信号処理遅延量に合わせて遅延させる。 - 特許庁

On an operation system of a CPU 21, an application program recorded in a first storage means (nonvolatile memory 23) is capable of performing demand paging for developing an application program required for execution of the specific function to a second storage means (DRAM 22) every time it is actually required.例文帳に追加

ＣＰＵ２１のオペレーションシステム上で、第１の記憶手段（不揮発メモリ２３）に記録されているアプリケーションプログラムから、特定の機能の実行に必要なアプリケーションプログラムを、実際に必要となるたび毎に第２の記憶手段（ＤＲＡＭ２２）へ展開するデマンドページングを行うことが可能である。 - 特許庁

To solve a problem that the power consumption of a drive circuit of an inputted counter data signal increases when a clock frequency is raised in a latch circuit with an SRAM structure or a DRAM structure, in a column-parallel AD conversion circuit constituted of a comparator and a latch circuit that takes a counter value therein.例文帳に追加

比較器とカウンタ値を取り込むラッチ回路で構成される列並列ＡＤ変換回路において、ＳＲＡＭ構成またはＤＲＡＭ構成のラッチ回路ではクロック周波数を高くすると入力するカウンタデータ信号の駆動回路の消費電力が大きくなる。 - 特許庁

The package includes a laminate TCP structure in which a chip MF including a microcomputer is sealed in a TCP 1A, a chip AD including a DRAM is sealed in a TCP 1B, and the TCPs 1A, 1B are vertically superimposed on each other to be integrally jointed to each other.例文帳に追加

本発明のパッケージは、マイクロコンピュータを有するチップＭＦをＴＣＰ１Ａに封止すると共に、ＤＲＡＭを有するチップＡＤをＴＣＰ１Ｂに封止し、ＴＣＰ１Ａ、１Ｂを上下方向に重ね合わせて一体に接合した積層型ＴＣＰ構造を有している。 - 特許庁

In particular, in the portable telephone 20, a program precedent development means 21a of the CPU 21 performs processing to develop an application program required for execution of the specific function into the DRAM 22 in advance before being actually required, from each application program recorded in the nonvolatile memory 23.例文帳に追加

特に、この携帯電話機２０では、ＣＰＵ２１のプログラム先行展開手段２１ａにより、不揮発メモリ２３に記録されている各アプリケーションプログラムから、特定の機能の実行に必要なアプリケーションプログラムを、実際に必要となる前にＤＲＡＭ２２へ先行して展開しておく処理が行われる。 - 特許庁

Thus, the oxygen coordination number of the base metal is increased and the relative dielectric constant is increased to ≥30 in spite of an amorphous, so that the storage device can be applied to the capacitor dielectric film of the DRAM of F65 nm and after this.例文帳に追加

ＨｆＯ_２やＺｒＯ_２を母材とし、ＹやＬａなどのイオン半径の大きい元素の酸化物を添加すれば、母材の酸素配位数が増大して非晶質でも比誘電率が３０以上に増大するため、Ｆ６５ｎｍ以降のＤＲＡＭのキャパシタ誘電体膜に適用することができる。 - 特許庁

A refresh initiated pre-charge technique using look-ahead refresh eliminates the need to close banks in a DRAM array prior to executing a refresh command by taking advantage of the fact that the actual initiation of an internal refresh operation is delayed by at least one clock cycle from the execution of the external refresh command.例文帳に追加

予測リフレッシュを用いた、リフレッシュに起動されるプリチャージ手法は、内部リフレッシュ動作の実際の開始が外部リフレッシュコマンドの実行から少なくとも１クロックサイクル分遅れることを利用することにより、リフレッシュコマンドを実行する前にＤＲＡＭアレイのバンクを閉じる必要をなくす。 - 特許庁

In the device where DRAMs are mixedly mounted, a gate electrode 2 at a logic section is set to a double structure of CoSi/D-α (D-Poly), and a gate electrode 3 at a DRAM section is set to a double structure of Wsi/D-α (D-P) having an SAC(self alignment contact) structure.例文帳に追加

ＤＲＡＭ混載デバイスにおいて、ロジック部のゲート電極２をＣｏＳｉ／Ｄ−α（Ｄ−Ｐｏｌｙ）の二重構造にし、ＤＲＡＭ部のゲート電極３はＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｍｅｎｔ Ｃｏｎｔａｃｔ）構造を有したＷｓｉ／Ｄ−α（Ｄ−Ｐｏｌｙ）の二重構造にした。 - 特許庁

This device is a 64 Mb DRAM, and constituted with four banks Bank0-Bank3 of a reduction unit, at the time of reduction test, write operation is performed by developing writing data of data input/output pads IO2, IO6, IO9, IOD to each four IO in each bank Bank0-Bank3.例文帳に追加

６４ＭｂＤＲＡＭであって、縮約単位の４つのバンクＢａｎｋ０〜Ｂａｎｋ３から構成され、ＩＯ縮約テスト時に、書き込み動作は、各バンクＢａｎｋ０〜Ｂａｎｋ３において、データ入出力パッドＩＯ２，ＩＯ６，ＩＯ９，ＩＯＤの書き込みデータを各４ＩＯに展開して書き込み動作を行う。 - 特許庁

To form an accurate desired gate electrode by suppressing an electron shading damage and reducing positive charging by a polysilicon electrode, in a manufacturing method for semiconductor memory and an etching method for gate electrode using a plasma dry etching method for flash memory or DRAM, etc., having a floating gate.例文帳に追加

フローティングゲートを有するフラッシュメモリやＤＲＡＭ等のプラズマドライエッチングによる半導体メモリの製造方法及びゲート電極エッチング方法に関し、電子シェーディングダメージを抑制し、ポリシリコン電極が正のチャージングを抑制して正確な所望のゲート電極を形成することを課題とする。 - 特許庁

The DRAM cell includes a MOS capacitor 4 composed of a plate node electrode, a storage node electrode 114 and insulator membranes 110 and 111, and a cell transistor 3 comprising a gate insulating membrane 110, a gate electrode 112, and a source/drain 118 formed on the top surface of an active region.例文帳に追加

ＤＲＡＭセルは、プレートノード電極、ストレージノード電極１１４、絶縁体薄膜１１０，１１１からなるＭＯＳキャパシター４と、活性領域の上部面に形成されたゲート絶縁膜１１０及びゲート電極１１２、ソース／ドレーン１１８を含むセルトランジスター３と、を含む。 - 特許庁

To obtain a semiconductor integrated circuit device which can increase the access speed to the memory cell of the memory cell section of a DRAM by reducing the resistance of the bit line or capacity connection of the memory cell section by siliciding the diffusion layer of a logic circuit section in a chip in which the memory cell section and the logic section of a peripheral circuit integrally coexist.例文帳に追加

ＤＲＡＭのメモリセル部と、周辺回路のロジック部とを一体化した混載チップで、論理回路部の拡散層を珪化物化して高速化、高集積化しつつ、メモリセル部のビット線接続や容量接続の抵抗を低減して該セルへのアクセスの高速化を可能にする装置を提供する。 - 特許庁

To provide a stencil printer suppressing residual image development causing image abnormality or leakage of document secrecy, while preventing increase of master consumption caused by frequent winding of unengraved masters, or failure like excessive drying caused by stripping of a dram screen for a long term.例文帳に追加

未製版マスタを頻繁に巻装することによるマスタ消費量増加や、更にはドラムスクリーンの長期間剥き出しによる過剰乾燥等の不具合を防ぎつつ、画像異常や文書機密漏洩の元となる、残像現像を抑制することができる孔版印刷装置を提供する。 - 特許庁

When external address information inputted from the external coincides with the defective address information of the saving address registers 12, 14 in normal access operation after storing the transferred defective address information in the saving address registers 12, 14, the DRAM 10 accesses the redundant memory cell 11.例文帳に追加

ＤＲＡＭ１０は、転送された不良アドレス情報を救済アドレスレジスタ１２、１４に格納した後、通常のアクセス動作時に、外部から入力された外部アドレス情報が、救済アドレスレジスタ１２、１４の不良アドレス情報と一致したときに冗長メモリセル１１にアクセスする。 - 特許庁

To solve a problem that processing speed drops since a two-dimensional picture of necessary resolution is to be transferred from DRAM to SRAM whenever a pixel to be processed changes when resolution of the two-dimensional picture stuck on a polygon differs by the pixel in the polygon in a picture generation device.例文帳に追加

従来の画像生成装置では、多角形に貼る２次元画像の解像度が多角形内の画素によって異なる場合、処理する画素が変わる度に必要な解像度の２次元画像をＤＲＡＭからＳＲＡＭへ転送しなければならず、処理速度が低下する - 特許庁

A level detector 12 of a DRAM (dynamic random access memory) resets a flip-flop 27, 28, when the external reference voltage VR2 becomes lower than the threshold potential in the voltage test mode, to produce the internal power-supply potential VCCP according to the external reference potential VR2, and releases the voltage test mode.例文帳に追加

ＤＲＡＭのレベル検出器１２は、外部基準電位ＶＲ２に従って内部電源電位ＶＣＣＰを生成するための電圧テストモードにおいて、外部基準電位ＶＲ２がしきい値電位よりも低下したことに応じてフリップフロップ２７，２８をリセットし、電圧テストモードを解除する。 - 特許庁

A camera system 1 which obtains a series of picked-up images through continuous shooting stores RAW images output in sequence from an imaging unit 15 in a DRAM 4b of a front engine 4 and also performs correction processing, and then outputs the RAW image having been corrected to back engines 5a and 5b alternately.例文帳に追加

連写により一連の撮像画像を得るカメラシステム１では、撮像部１５から順次に出力されるＲＡＷ画像をフロントエンジン４のＤＲＡＭ４ｂに記憶させるとともに補正処理を施し、補正処理済みのＲＡＷ画像を各バックエンジン５ａ、５ｂに交互に出力する。 - 特許庁

A synchronizing type DRAM is provided with a sense amplifier circuit, a write-in arithmetic processing discriminating circuit (detecting circuit) 20 connected to this sense amplifier circuit, and a write-driver circuit connected to this write-in arithmetic processing discriminating circuit 20, and normal wrote-in is prohibited under some definite conditions.例文帳に追加

同期型ＤＲＡＭにおいて、センスアンプ回路と、このセンスアンプ回路に接続される書き込み演算処理判定回路（検出回路）２０と、この書き込み演算処理判定回路２０に接続されるライトドライバ回路を備え、ある一定条件下で、通常書き込みを禁止するようにした。 - 特許庁

After forming a capacitor 700 of the DRAM, silicide layers 19a, 19b are formed on N+ type source/drain regions 41c, 41d of the MOSFETs 200c, 200d, and 200e disposed in a peripheral circuit region 2000 and in a logic circuit region 3000.例文帳に追加

ＤＲＡＭのキャパシタ７００を形成した後、周辺回路領域２０００およびロジック回路領域３０００に位置するＭＯＳ電界効果トランジスタ２００ｃ、２００ｄ、２００ｅのＮ^+型ソース／ドレイン領域４１ｃ、４１ｄ上に、シリサイド層１９ａ、１９ｂを形成する - 特許庁

In response thereto, the httpd 32 receives a request message from the client whose request has been received by the inetd 31 from a Web client machine 20 through a NIC 18 and an OS 30 and passes the message to a memory saving type main Web server 34 through a pipe, and then deletes it from on a DRAM 14.例文帳に追加

ｈｔｔｐｄ３２はこれに応答して、ｉｎｅｔｄ３１で受け付けられたクライアントからのリクエストメッセージを、Ｗｅｂクライアントマシーン２０からＮＩＣ１８及びＯＳ３０を介し受け取り、パイプでメモリ節約型メインＷｅｂサーバ３４に渡した後、ＤＲＡＭ１４上から消滅する。 - 特許庁

A method of manufacturing an integrated circuit device comprises steps of etching a trench in a substrate; and forming DRAM cells which include a build-up capacitor 24 at a lower edge and a perpendicular-type MOSFET having a gate conductor 30 covering the build-up capacitor 24 and a boron doped channel.例文帳に追加

集積回路デバイスを製造する方法は、基板内のトレンチをエッチングするステップと、下部端にある蓄積キャパシタ２４と、これを覆うゲート導体３０およびホウ素ドープ・チャネルを有する垂直型ＭＯＳＦＥＴと、を有するＤＲＡＭセルを形成するステップとを有する。 - 特許庁

In a synchronous DRAM with wide bit width of data, the pins and signal lines 28, 38 of read data and write data are shared by the pins and signal lies of a command COM such as RAS, CAS, WE, bank selection, address ADD, and pieces of data are multiplexed and transferred.例文帳に追加

データのビット幅が広いシンクロナスＤＲＡＭにおいて、読み出しデータと書き込みデータのピンと信号線２８，３８を、ＲＡＳ、ＣＡＳ、ＷＥ等のコマンドＣＯＭ、バンク選択、アドレスＡＤＤのピン及び信号線と共用し、データを多重に転送することを特徴としている。 - 特許庁