「dRAM」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

A CPU 6 in the digital television receiver having an EPG display function analyzes original data multiplexed on a received broadcast wave, received at once and stored in a memory 9 (DRAM), converts the data into a displayable character code or the like and stores the code in the memory 9.例文帳に追加

ＥＰＧ表示機能を有するデジタルテレビ受信機において、ＣＰＵ６は、受信される放送波に多重されている元データであって、一端受信されてメモリ９（ＤＲＡＭ）に保存されているデータを解析し、表示可能な文字コード等に変換してメモリ９に記憶させる。 - 特許庁

To provide a DLL device for reducing an operating current for a DRAM by preventing that a DLL clock is meaninglessly toggled and ringed to sections other than a necessary section where the clock is actually used, not only in a power down mode or a self refresh mode but also in a normal mode operation.例文帳に追加

パワーダウンモードや、セルフリフレッシュモードだけでなく、ノーマルモード動作においても、実際にクロックが用いられる必要区間以外の区間に対して、意味無くＤＬＬクロックがトグルリングされることを防止して、ＤＲＡＭの動作電流を低減させるためのＤＬＬ装置を提供する。 - 特許庁

In a DRAM which has a hierarchical word line structure consisting of main-word lines and sub-word lines, among various word line driving transistors, NMOS transistors 14 for which a higher voltage than a power supply voltage VDD is applied are arranged in a well region 1A for forming memory cells.例文帳に追加

メインワード線とサブワード線とを有する階層ワード線構造から成るＤＲＡＭにおいて、サブワード線ドライバを構成する各種トランジスタのうち、電源電圧ＶDD以上の高電圧が印加されるＮＭＯＳ型トランジスタ１４をメモリセル形成用ウエル領域１Ａ側に配置させたこと特徴とする。 - 特許庁

In another method, bit line capacity is made approximately twice as much as capacity at the time of normal use and minute potential difference between a pair of bit lines is made approximately the same as that of a normal DRAM circuit having a single array by turning on all four bit line separating switches 23-26 and performing read-out operation.例文帳に追加

他の方法では、４つのビット線分離スイッチ２３〜２６を全てオンにして読み出し動作を行うことにより、ビット線容量を通常使用時の約２倍にしてビット線対間微小電位差を、シングルセルアレイを有する通常のＤＲＡＭ回路の場合と同程度にする。 - 特許庁

To provide an automatic generating method for a LSI test pattern program which can generate automatically a test pattern program easily when capacity, the number of I/O, and the like are changed, its device, and a LSI test method, in a semiconductor memory such as a DRAM, a SRAM, a FLASH, or the like.例文帳に追加

ＤＲＡＭやＳＲＡＭやＦＬＡＳＨなどの半導体メモリにおいて、容量やＩ／Ｏ数などが変更されたとき容易にテストパターンプログラムを自動生成できるようにしたＬＳＩテストパターンプログラム自動生成方法およびその装置並びにＬＳＩテスト方法を提供することにある。 - 特許庁

To provide a memory system in which deterioration of signal quality caused by signal reflection by mismatching of wiring impedance of a data bus is lightened, and which can perform read-out and write-in of data at high speed, in a memory system in which memory devices such as a DRAM or the like are branched for a data bus.例文帳に追加

データバスに対して、ＤＲＡＭ等のメモリデバイスを分岐した形で接続したメモリシステムにおいて、データバスの配線インピーダンスの不整合による信号反射による信号品質の劣化を軽減し、高速で、データの読出、書込を行うことができるメモリシステムを提供することである。 - 特許庁

A refresh control device 400 includes an arbitration function section 700 for arbitrating between a memory access request to a DRAM 200 and a refresh trigger for requesting the execution of refresh operation, and a trigger generation section 600 for generating the refresh trigger at a non-constant period so as to satisfy a refresh rate requirement.例文帳に追加

リフレッシュ制御装置４００は、ＤＲＡＭ２００へのメモリアクセス要求と、リフレッシュ動作の実行を要求するためのリフレッシュトリガとを調停する調停機能部７００と、リフレッシュレート規定を満たすように、前記リフレッシュトリガを一定でない周期で発生するトリガ発生部６００とを備える。 - 特許庁

Access to a memory space from a CPU 1 or a PCI device 23 usually becomes access to a DRAM 3a via a "c." path depending on an address, or distributed by a Memory Controller 2 to a Disk Controller 6 and the PCI device 23 via a "d." or "d'." path.例文帳に追加

ＣＰＵ１やＰＣＩ Ｄｅｖｉｃｅ２３からメモリ空間へのアクセスは、アドレスによって通常ｃ．のパスを経由してＤＲＡＭ３ａへのアクセスとなるか、ｄ．又はｄ’．のパスを経由してＤｉｓｋ Ｃｏｎｔｒｏｌｌｅｒ６やＰＣＩ Ｄｅｖｉｃｅ２３へとＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ２によって振り分けられる。 - 特許庁

To obtain a method for manufacturing a semiconductor device which can reduce process margin necessary for control adjustment of CMP polishing by preventing exposure of a capacitor and short circuit of wiring which become a problem in a surface flattening process of a multilayer wiring type semiconductor device having a DRAM region and a logic region.例文帳に追加

ＤＲＡＭ領域とロジック領域とを有する多層配線型の半導体装置の表面平坦化工程で問題となるキャパシタの露出および配線のショートを防止し、ＣＭＰ研磨の制御調整に要するプロセスマージンを低減できる半導体装置の製造方法を得ること。 - 特許庁

The CPU 7 performs image processing with the contents set by the operation switches, while storing respective image data before the processing for the specific process about raw image data recorded in a DRAM 5, converts it into a set storage format and stores it on a compact flash card 8.例文帳に追加

ＣＰＵ７はＤＲＡＭ５に記録された生画像データに対し、特定の処理については処理前に画像データをそれぞれＤＲＡＭ５に保存しつつ操作スイッチにより設定された内容で画像処理を行い、設定された保存形式に変換してコンパクトフラッシュカード８へ保存する。 - 特許庁

An impurity is then injected in the logical region covering the DRAM region on a substrate and exposed with an opening for at least partly exposing the logical region to form source and a rain extended parts 135 and 136 of the logical device, and then a mask is removed from the substrate.例文帳に追加

次に、基板上のＤＲＡＭ領域を覆い、論理領域の少なくとも一部が露出する開口部を有露出している論理領域に不純物を注入して、論理デバイスのソースおよびドレインの延長部１３５、１３６を形成した後に基板からマスクを除去する。 - 特許庁

A trench capacitor vertical-transistor DRAM cell in an SiGe wafer compensates for overhang of a pad nitride, by forming an epitaxial strained silicon layer on trench walls that improves transistor mobility, removes voids from the polysilicon filling, and reduces resistance on the bit line contact.例文帳に追加

ＳｉＧｅウェハ中のトレンチ・コンデンサ型縦形トランジスタＤＲＡＭセルにおいて、トレンチ壁上にトランジスタの移動度を向上させるエピタキシャル歪シリコン層を形成することによってパッド窒化物のオーバハングを補償し、トレンチのポリ充填物から空洞を除去し、ビット線接点の抵抗値を小さくする。 - 特許庁

In a mixed DRAM core in which word constitution can be changed, either of a word constitution specifying information from a metal work constitution setting circuit 1 setting word constitution by metal slice and a word constitution specifying information stored in a register 10 is selected by a change circuit 4, and it is given to an I/O switch.例文帳に追加

語構成が変更可能な混載ＤＲＡＭコアにおいて、語構成をメタルスライスにより設定するメタル語構成設定回路（１）からの語構成指定情報と、レジスタ（１０）に格納された語構成指定情報の一方を、変更回路４により選択して、するＩ／Ｏスイッチへ与える。 - 特許庁

CPU 23 of a display controller 19 executes a control for executing a refresh operation of DRAM 22, when a signal for showing that a display data processing can not be executed is received from FLCD 20, in the case of the state where a processing for displaying on a display screen can not be executed in FLCD 20.例文帳に追加

ディスプレイコントローラ１９のＣＰＵ２３は、ＦＬＣＤ２０で表示画面上に表示するための処理ができないような状態にある場合に、ＦＬＣＤ２０から表示データ処理ができないことを示す信号を受信した時、ＤＲＡＭ２２のリフレッシュ動作を行う制御を実行する。 - 特許庁

Furthermore the polycrystalline silicon film 77 and the granular silicon crystal 76 are removed from the top surface of the silicon oxide film 50 by etch-back, and the electrode of a DRAM(dynamic random access memory) data storage capacitor device is composed of a polycrystalline silicon film 77 and a granular silicon crystal 76.例文帳に追加

さらにシリコン酸化膜５０上面の多結晶シリコン膜７７および粒状シリコン結晶７６をエッチバックして除去し、多結晶シリコン膜７７および粒状シリコン結晶７６からなるＤＲＡＭの情報蓄積用容量素子を構成する下部電極を形成する。 - 特許庁

When a power supply is turned on in a data recorder capable of recording data in a detachable storage medium whether an attached device 10 can be used or not is decided, and when the device 10 can be used, free capacity data stored in an EEPROM 8 are loaded into a DRAM 7.例文帳に追加

着脱可能な記憶媒体へのデータ記録が可能なデータ記録装置において、電源が投入されると装着されているデバイス１０の使用可否を判定し、使用可能であればＥＥＰＲＯＭ８に記憶されている空き容量データをＤＲＡＭ７へロードする。 - 特許庁

A recorder 10 as an information processor has a CPU 11 as an arithmetic processor, a DRAM 12, an NOR flash memory 13 as a first device, an HDD 14 as a second device, a display output part 15, an operation input part 16, and a tuner 17.例文帳に追加

本発明に係る情報処理装置としての記録装置１０は、演算処理装置としてのＣＰＵ１１、ＤＲＡＭ１２、第１のデバイスとしてのＮＯＲ型フラッシュメモリ１３、第２のデバイスとしてのＨＤＤ１４、表示出力部１５、操作入力部１６およびチューナ１７を有する。 - 特許庁

In this DRAM, after amplification of potential difference of non-bit lines (BL_j+1, /BL_j+1) is performed by a sense amplifier (5_j+1), (/BL_j) is driven to a potential in accordance with write-in data for selection memory cells (MC_i,_j).例文帳に追加

本発明によるＤＲＡＭでは、非選択ビット線（ＢＬ_ｊ＋１、／ＢＬ_ｊ＋１）の電位差の増幅がセンスアンプ（５_ｊ＋１）によって行われた後、ライトバッファ（８）によって選択ビット線（ＢＬ_ｊ、／ＢＬ_ｊ）が選択メモリセル（ＭＣ_ｉ，ｊ）への書き込みデータに応じた電位に駆動される。 - 特許庁

In this pachinko game machine 10, a DMA controller 340 is constituted so as to perform division into transfer units capable of transfer in time shorter than the time in which the main controller 20 outputs the display command of one output unit and perform the DMA transfer from an SDRAM 314 to a DRAM 335.例文帳に追加

パチンコ機１０におけるＤＭＡコントローラ３４０は、主制御装置２０が一出力単位の表示コマンドを出力している時間より短い時間で転送可能な転送単位に分割して、ＳＤＲＡＭ３１４からＤＲＡＭ３３５へのＤＭＡ転送を行う。 - 特許庁

To solve such a problem that when bit line pre-charge voltage VBP is lowered to improve a retention property of "1" data, since a tunnel leak current of a high dielectric constant insulation film is increased remarkably in a miniaturization mix DRAM process, inversely, a retention property of "0" data is deteriorated, and a retention time is rate-limited.例文帳に追加

“１”データのリテンション特性を改善するために、ビット線プリチャージ電圧ＶＢＰを下げたとき、微細化混載ＤＲＡＭプロセスでは高誘電率絶縁膜のトンネルリーク電流の増大が顕著であるため、逆に“０”データのリテンション特性が悪化し、リテンション時間を律速する。 - 特許庁

Image data at both left and right sides of the video image are copied by using delay lines 6-8, a signal processing circuit 9 applies prescribed signal processing to the video signal which includes the copied area stores the video signal after the processing to the DRAM 3 through the memory controller 4.例文帳に追加

また、映像の左右両辺で遅延ライン６〜８を用いて画像データを複製し、この複製した領域を含む映像信号に対して信号処理回路９により所定の信号処理を行い、処理後の映像信号をメモリコントローラ４を通じてＤＲＡＭ３に記憶する。 - 特許庁

Further, among the two data read for a 1st operation, the DRAM data to be also used for the next operation are temporarily held in a hold circuit 21 of an operation unit OU, and then, the data are re-written to the memory cells MC in a non-volatile manner as new FeRAM data to prepare for the next arithmetic operation.例文帳に追加

さらに、最初の演算のために読み出した２つのデータのうち、次の演算にも使用するＤＲＡＭデータを、演算ユニットＯＵの保持回路２１に一時的に保持した後、次の演算に備えて、新たなＦｅＲＡＭデータとして、メモリセルＭＣに不揮発的に書き戻すようにしている。 - 特許庁

Image data continuously obtained through a CCD 23 are stored as frame images of moving pictures for predetermined capacity in a buffer memory (DRAM 31), and when photographing timing is instructed, a series of frame images including the frame images stored in the buffer memory before the predetermined period are recorded as moving picture data in a memory 38.例文帳に追加

ＣＣＤ２３を通じて連続的に得られる画像データを動画のフレーム画像としてバッファメモリ（ＤＲＡＭ３１）に所定容量分記憶し、撮影タイミングが指示されたときに、その所定時間前にバッファメモリに記憶されたフレーム画像を含む一連のフレーム画像を動画データとしてメモリ３８に記録する。 - 特許庁

A DRAM chip 1 contains an input-output terminal 1c for testing having a circuit for coping with dielectric breakdown, another input-output terminal 1b for connecting supporting substrate having a circuit for coping with dielectric breakdown, and a third input-output terminal 1a having no circuit for coping with dielectric breakdown.例文帳に追加

ＤＲＡＭチップ１は、静電破壊対策用回路を有する試験用の入出力端子１ｃと、静電破壊対策用回路を有する支持基板接続用の入出力端子１ｂと、入出力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有しない入出力端子１ａとを含む。 - 特許庁

A capacitorless DRAM is provided with: a semiconductor layer which is located being separated from the surface of a substrate and which has a source region, a drain region and a channel region; an electric charge storage layer which is provided on the channel region; and a gate which is formed on the substrate in such a manner that it contacts the electric charge storage layer and the channel region.例文帳に追加

基板上面と離隔配置されたものであって、ソース領域、ドレイン領域及びチャンネル領域を備える半導体層、チャンネル領域上に備えられた電荷保存層、及び基板上にチャンネル領域及び電荷保存層と接するように形成されたゲートを備えることを特徴とするキャパシタレスＤＲＡＭである。 - 特許庁

A DRAM 10 is provided with a sleep mode in which control of an internal circuit supplying a power source to a memory core including a memory cell and control of refreshing for a memory core are combined to a power down mode, ad refresh-stop mode (Nap mode), and a partial self-refresh mode (S-Ref mode), these modes are selected in a program mode Pro, PE.例文帳に追加

ＤＲＡＭ１０は、パワーダウンモードにメモリセルを含むメモリコアに電源を供給する内部回路の制御と、メモリコアに対するリフレッシュの制御を組み合わせた「スリープモード」、「リフレッシュ停止モード（Ｎａｐモード）」、「部分セルフリフレッシュモード（Ｓ−Ｒｅｆモード）」を備え、これらモードをプログラムモードＰｒｏ，ＰＥにおいて選択する。 - 特許庁

In image processing systems 2-1 to 2-4, DMAC 20-1 to 20-4 read the same image data from a DRAM 1, decoders 21-1 to 21-4 expand the image data, TRC control section 23-1 to 23-4 execute gradation correction processing, and screen processing sections 24-1 to 24-4 carry out screen processing.例文帳に追加

画像処理系２−１〜２−４は、ＤＭＡＣ２０−１〜２０−４により、ＤＲＡＭ１から同一の画像データを読み出し、デコーダ２１−１〜２１−４により、画像データを伸張し、ＴＲＣ制御部２３−１〜２３−４により、階調補正処理を行い、スクリーン処理部２４−１〜２４−４により、スクリーン処理を行う。 - 特許庁

A coding section of the 1st CODEC 14 apply compression coding to the expanded image data and stores the resulting data to a DRAM 5 and stores management information such as a reception number of the image data, destination information, the number of pages, the number of lines of each page, a read width of each page, and image storage memory block information into a RAM 3 at the same time.例文帳に追加

展開された画像データは、第１ＣＯＤＥＣ１４の符号部によって圧縮符号化されてからＤＲＡＭ５に蓄積され、同時に、ＲＡＭ３に、その画像データの受け付け番号、宛先情報、ページ数、各ページのライン数、各ページの読み取り幅、画像格納メモリブロック情報等の管理情報が格納される。 - 特許庁

The system which has a power-saving mode and comprises a CPU, a DRAM, and a hard disk is reset even if the signal for instructing recovery is generated at the same time by turning off the power source after placing a watchdog timer in operation when the power-saving mode is selected.例文帳に追加

本発明では省電力モードが存在し、ＣＰＵ、ＤＲＡＭ、ハードディスクで構成されるシステムにおいて、前記省電力モード選択時にウォッチドッグタイマーを稼動させてから電源の遮断を行うようにすることで、もし同時に復帰指示の信号が発生した場合でもシステムにリセットがかかるようにする。 - 特許庁

If the history data and the reference data maintains the first corresponding relation and the reference quantity data and the reference data maintains the second corresponding relation after recovery from a condition where electricity supply to the DRAM 72b is temporarily stopped, change history at the time is set to a value indicated by the history data.例文帳に追加

ＤＲＡＭ７２ｂに対する給電が一時的に停止される状態から復帰した後に、履歴データとその対照データとが第１の対応関係を維持し、且つ、参照量データとその対照データとが第２の対応関係を維持していることを条件に、その時点の変更履歴を履歴データによって示される値に設定する。 - 特許庁

A DRAM includes a reference voltage generation circuit 67 for generating a reference voltage Vref., an internal power supply circuit 11 for receiving the reference voltage Vref. to generate an internal power supply voltage Vcc1, and an internal power supply circuit 12 for receiving the reference voltage Vref. to generate an internal power supply voltage Vcc2.例文帳に追加

ＤＲＡＭは、基準電圧Ｖｒｅｆ．を発生する基準電圧発生回路６７と、基準電圧Ｖｒｅｆ．を受けて内部電源電圧Ｖｃｃ１を発生する内部電源回路１１と、基準電圧Ｖｒｅｆ．を受けて内部電源電圧Ｖｃｃ２を発生する内部電源回路１２とを備える。 - 特許庁

To provide a sense circuit for a DRAM memory cell responding to that sense time significantly becomes slow, the sense time at low voltage becomes high temperature and high speed, and furthermore, the sense time sharply changes to process variation according to voltage reduction of power supply voltage or the like.例文帳に追加

本願発明の課題は、電源電圧が低電圧化されるに従いセンス時間が著しく遅くなる、低電圧でのセンス時間が高温で高速になり、さらにプロセスばらつきに対してセンス時間が大きく変化してしまうこと等に対応したＤＲＡＭメモリセル用のセンス回路を提供することにある。 - 特許庁

An output circuit 6 of a DRAM (semiconductor memory) is composed substantially of a NAND gate NA1, an AND gate A1, a Pch-Tr2, and a Nch-Tr4, and the circuit is provided with a refresh monitor circuit to which a TMSELF signal (test mode signal) and a int.ZRAS signal (internal signal starting refresh) are inputted.例文帳に追加

ＤＲＡＭ（半導体記憶装置）の出力回路６には、実質的にＮＡＮＤゲートＮＡ１とＡＮＤゲートＡ１とＰｃｈ−Ｔｒ２とＮｃｈ−Ｔｒ４とで構成され、ＴＭＳＥＬＦ信号（テストモード信号）及びint.ＺＲＡＳ信号（リフレッシュを起動する内部信号）が入力されるリフレッシュモニタ回路が付設されている。 - 特許庁

To increase a capacitor's capacitance without enlarging a step to a peripheral circuit part and with less photolithography processes required for capacitor formation, by, related to a DRAM of COB(capacitor over bit line) structure, forming a stack electrode in the region below a bit line as well.例文帳に追加

ＣＯＢ構造のＤＲＡＭにおいて、ビット線以下の領域にもスタック電極を形成することにより、周辺回路部との段差を大きくすることなく、キャパシタ容量を増加することができると共に、キャパシタ形成に必要なフォトリソグラフィ工程を低減することができるＤＲＡＭ及びその製造方法を提供する。 - 特許庁

The correction quantities can be held in designated storage means respectively and a correction quantity corresponding to an effect pixel signal transferred from a DRAM to the OB correcting circuit is selected from a storage means and subtracted from the effective pixel signal to make accurate black level corrections.例文帳に追加

又、前記補正量は各々特定の格納手段に保持することができ、ＤＲＡＭからＯＢ補正回路に転送される有効画素信号に対応する前記補正量を前記格納手段から選択し、有効画素信号から前記補正量を減算することにより、正確な黒レベル補正を行うことができる。 - 特許庁

In a DRAM chip Chip, sense amplifier cross coupling parts CC use p^+ gate PMOS parts Qp0, Qp1 of a p^+ polysilicon gate, having low impurity concentration in a channel and n^+ gate NMOS parts Qn0, Qn1 of an n^+ polysilicon gate, and the PMOS has a high substrate voltage and the NMOS has a low substrate voltage.例文帳に追加

ＤＲＡＭチップＣｈｉｐにおいて、センスアンプクロスカップル部分ＣＣにチャネル中の不純物濃度の低いＰ^+ポリシリコンゲートのＰ^+ゲートＰＭＯＳＱｐ０，Ｑｐ１とＮ^+ポリシリコンゲートのＮ^+ゲートＮＭＯＳＱｎ０，Ｑｎ１を用い、さらにＰＭＯＳの基板電圧を高く、ＮＭＯＳの基板電圧を低くする。 - 特許庁

To provide a sense circuit for DRAM memory cells that deals with the problems that as the source-supply voltage is lowered more and more, the sense time becomes considerably longer, that the sense time for lower voltage is shorter at high temperature, that the sense time greatly varies with process variation, etc.例文帳に追加

本願発明の課題は、電源電圧が低電圧化されるに従いセンス時間が著しく遅くなる、低電圧でのセンス時間が高温で高速になり、さらにプロセスばらつきに対してセンス時間が大きく変化してしまうこと等に対応したＤＲＡＭメモリセル用のセンス回路を提供することにある。 - 特許庁

After a word line WL functioning as a gate electrode of a selection MISFET in a DRAM is formed on the main surface of a semiconductor substrate, a plug (to be formed on a connection plug BP and a pattern SNCT) is formed to be connected with the source/drain of an MISFET is formed on an insulating film covering the word line WL.例文帳に追加

半導体基板の主面上にＤＲＡＭの選択ＭＩＳＦＥＴのゲート電極として機能するワード線ＷＬを形成した後、ワード線ＷＬを覆う絶縁膜にＭＩＳＦＥＴのソース・ドレインとと接続するプラグ（接続プラグＢＰおよびパターンＳＮＣＴに形成されるプラグ）を形成する。 - 特許庁

When it is activated, its word line is driven to logic '1', and memory cells of the prescribed numbers can be accessed through an access transistor in a DRAM memory array 12.例文帳に追加

本発明技術によれば、アドレス信号をデコード回路へ印加して夫々のワード線のうちの対応する１つを活性化させ、次いで夫々のワード線の対応する１つをモニタして夫々のワード線の対応する１つが活性化されたか否かを決定し、それによりメモリアレイ及び関連回路が適切に動作しているか否かを決定する。 - 特許庁

A DRAM chip 1 includes an input/output terminal 1c for testing which has a measure circuit for electrostatic discharge breakdown; an input/output terminal 1b for connecting a support substrate, which has a measure circuit for electrostatic discharge breakdown; and an input/output terminal 1a without having the measure circuit for electrostatic discharge breakdown other than the input/output terminals 1b and 1c.例文帳に追加

ＤＲＡＭチップ１は、静電破壊対策用回路を有する試験用の入出力端子１ｃと、静電破壊対策用回路を有する支持基板接続用の入出力端子１ｂと、入出力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有しない入出力端子１ａとを含む。 - 特許庁

When the generation of the abnormal termination is determined in the step S14, a processing is advanced to a step S15, where the CPU restores a part corresponding to abnormally terminated files of the directory entry of the storage DRAM for FAT and FAT, and overwrites the directory entry and FAT of an information recording medium.例文帳に追加

ステップＳ１４において、異常終了が発生していたと判定された場合、処理はステップＳ１５に進み、ＣＰＵは、ＦＡＴ用保存ＤＲＡＭのディレクトリエントリとＦＡＴの異常終了されていたファイルに対応する部分を修復し、情報記録媒体のディレクトリエントリとＦＡＴを上書する。 - 特許庁

A data shifter 20 shifts read-out data by N clock cycles (N is integer of 0 or more) of the internal test clock signal to output read-out data from the DRAM core MCR operating based on the internal test clock signal at the time of a test mode from the test pin terminal group TPG synchronizing with the external clock signal.例文帳に追加

データシフタ２０は、テストモード時においては内部テストクロック信号に基づいて動作するＤＲＡＭコアＭＣＲからの読出データを、外部クロックテスト信号に同期してテストピン端子群ＴＰＧから出力するために、読出データを内部テストクロック信号のＮクロックサイクル（Ｎは０以上の整数）だけシフトさせる。 - 特許庁

In one chip LSI1 having a plurality of functional circuits 2 to 4 including a CPU, each power supply voltage of the functional circuits 2 to 4 is stored in a register 11 by an A/D conversion circuit 10 and can be monitored by developing a DRAM 22 outside, thereby enabling the system to monitor accurate voltage considering an actual IR drop.例文帳に追加

ＣＰＵを含む複数の機能回路２〜４を有したワンチップＬＳＩ１において、各機能回路２〜４の電源電圧をＡ／Ｄ変換回路１０によりレジスタ１１に記憶し、外部のＤＲＡＭ２２に展開することによりモニタ可能としたので、実際のＩＲドロップを加味した正確な電圧をモニタすることができる。 - 特許庁

A word line WL which functions as the gate electrode of the selective MISFET of a DRAM is made on the main surface of a semiconductor substrate, and then, plugs (a connecting plug BP and a plug made in a pattern SNCT) to be connected with the source and drain regions of the MISFET are made in the insulating film covering the word line WL.例文帳に追加

半導体基板の主面上にＤＲＡＭの選択ＭＩＳＦＥＴのゲート電極として機能するワード線ＷＬを形成した後、ワード線ＷＬを覆う絶縁膜にＭＩＳＦＥＴのソース、ドレイン領域と接続するプラグ（接続プラグＢＰおよびパターンＳＮＣＴに形成されるプラグ）を形成する。 - 特許庁

To solve the problem that since the metadata of content are stored in a database in a standardized format, and special attributes which are not describable in the standardized format are stored in every DRAM type of region in a conventional technology, the metadata are extracted from content, and managed differently from the content, and as a result, the metadata are not operable only by an operation to the content.例文帳に追加

従来技術では、コンテンツのメタデータを標準化された形式でデータベースに格納し、標準化された形式で記述できない特殊な属性をＤＲＭ種別ごとの領域に格納するため、メタデータはコンテンツから抽出し、コンテンツと別に管理されるため、コンテンツへの操作のみでは、メタデータを操作できない。 - 特許庁