「dRAM」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

In a redundant row decoder 4 of a DRAM, plural N channel MOS transistors 31a, 32a receiving a pre-decoding signal X0 allotted to word lines WL corresponding to each gate are connected in series between one side of terminals of each fuse (e.g. 30a) and a line of a ground potential GND.例文帳に追加

ＤＲＡＭの冗長行デコーダ４において、各ヒューズ（たとえば３０ａ）の一方端子と接地電位ＧＮＤのラインとの間に、各々ゲートがともに対応のワード線ＷＬに割当てられたプリデコード信号Ｘ０を受ける複数のＮチャネルＭＯＳトランジスタ３１ａ，３２ａを直列接続する。 - 特許庁

To solve the following problem: a primary storage medium such as a DRAM is provided as a buffer for absorbing time variation of a secondary storage medium subjected to frame compression when a video signal is played back from the secondary storage medium, however, the primary storage medium become delay, and responsiveness is deteriorated when playback speed is changed.例文帳に追加

映像信号をフレーム圧縮した２次記憶媒体から再生する場合、２次記憶媒体の時間ばらつきを吸収するためのバッファとしてＤＲＡＭ等の１次記憶媒体が設けられているが、再生速度を変更した場合は遅れとなり、応答性が悪くなる。 - 特許庁

When a user uses a remote controller to instruct print of an image after a printer is connected to a USB terminal 48, image data corresponding to the image instructed to be printed by the user, out of image data stored in a DRAM 35 are read and sent to an image processing IC 47.例文帳に追加

ＵＳＢ端子４８にプリンタが接続された後に、ユーザがリモコンを用いて画像を印刷するように指示すると、ＤＲＡＭ３５に記憶された画像データの中から、ユーザにより印刷するように指示された画像に対応する画像データが読み込まれて、画像処理ＩＣ４７に送出される。 - 特許庁

In another method, bit line capacity is made approximately twice as much as capacity at the time of normal use and minute potential difference between a pair of bit lines is made approximately the same as that of a normal DRAM circuit having a single array by turning on all four bit line separating switches 23-26 and performing read-out operation.例文帳に追加

他の方法では、４つのビット線分離スイッチ２３〜２６を全てオンにして読み出し動作を行うことにより、ビット線容量を通常使用時の約２倍にしてビット線対間微小電位差を、シングルセルアレイを有する通常のＤＲＡＭ回路の場合と同程度にする。 - 特許庁

To provide an automatic generating method for a LSI test pattern program which can generate automatically a test pattern program easily when capacity, the number of I/O, and the like are changed, its device, and a LSI test method, in a semiconductor memory such as a DRAM, a SRAM, a FLASH, or the like.例文帳に追加

ＤＲＡＭやＳＲＡＭやＦＬＡＳＨなどの半導体メモリにおいて、容量やＩ／Ｏ数などが変更されたとき容易にテストパターンプログラムを自動生成できるようにしたＬＳＩテストパターンプログラム自動生成方法およびその装置並びにＬＳＩテスト方法を提供することにある。 - 特許庁

To provide a memory system in which deterioration of signal quality caused by signal reflection by mismatching of wiring impedance of a data bus is lightened, and which can perform read-out and write-in of data at high speed, in a memory system in which memory devices such as a DRAM or the like are branched for a data bus.例文帳に追加

データバスに対して、ＤＲＡＭ等のメモリデバイスを分岐した形で接続したメモリシステムにおいて、データバスの配線インピーダンスの不整合による信号反射による信号品質の劣化を軽減し、高速で、データの読出、書込を行うことができるメモリシステムを提供することである。 - 特許庁

A refresh control device 400 includes an arbitration function section 700 for arbitrating between a memory access request to a DRAM 200 and a refresh trigger for requesting the execution of refresh operation, and a trigger generation section 600 for generating the refresh trigger at a non-constant period so as to satisfy a refresh rate requirement.例文帳に追加

リフレッシュ制御装置４００は、ＤＲＡＭ２００へのメモリアクセス要求と、リフレッシュ動作の実行を要求するためのリフレッシュトリガとを調停する調停機能部７００と、リフレッシュレート規定を満たすように、前記リフレッシュトリガを一定でない周期で発生するトリガ発生部６００とを備える。 - 特許庁

Access to a memory space from a CPU 1 or a PCI device 23 usually becomes access to a DRAM 3a via a "c." path depending on an address, or distributed by a Memory Controller 2 to a Disk Controller 6 and the PCI device 23 via a "d." or "d'." path.例文帳に追加

ＣＰＵ１やＰＣＩ Ｄｅｖｉｃｅ２３からメモリ空間へのアクセスは、アドレスによって通常ｃ．のパスを経由してＤＲＡＭ３ａへのアクセスとなるか、ｄ．又はｄ’．のパスを経由してＤｉｓｋ Ｃｏｎｔｒｏｌｌｅｒ６やＰＣＩ Ｄｅｖｉｃｅ２３へとＭｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ２によって振り分けられる。 - 特許庁

To obtain a method for manufacturing a semiconductor device which can reduce process margin necessary for control adjustment of CMP polishing by preventing exposure of a capacitor and short circuit of wiring which become a problem in a surface flattening process of a multilayer wiring type semiconductor device having a DRAM region and a logic region.例文帳に追加

ＤＲＡＭ領域とロジック領域とを有する多層配線型の半導体装置の表面平坦化工程で問題となるキャパシタの露出および配線のショートを防止し、ＣＭＰ研磨の制御調整に要するプロセスマージンを低減できる半導体装置の製造方法を得ること。 - 特許庁

The DRAM cell includes a MOS capacitor 4 composed of a plate node electrode, a storage node electrode 114 and insulator membranes 110 and 111, and a cell transistor 3 comprising a gate insulating membrane 110, a gate electrode 112, and a source/drain 118 formed on the top surface of an active region.例文帳に追加

ＤＲＡＭセルは、プレートノード電極、ストレージノード電極１１４、絶縁体薄膜１１０，１１１からなるＭＯＳキャパシター４と、活性領域の上部面に形成されたゲート絶縁膜１１０及びゲート電極１１２、ソース／ドレーン１１８を含むセルトランジスター３と、を含む。 - 特許庁

To form an accurate desired gate electrode by suppressing an electron shading damage and reducing positive charging by a polysilicon electrode, in a manufacturing method for semiconductor memory and an etching method for gate electrode using a plasma dry etching method for flash memory or DRAM, etc., having a floating gate.例文帳に追加

フローティングゲートを有するフラッシュメモリやＤＲＡＭ等のプラズマドライエッチングによる半導体メモリの製造方法及びゲート電極エッチング方法に関し、電子シェーディングダメージを抑制し、ポリシリコン電極が正のチャージングを抑制して正確な所望のゲート電極を形成することを課題とする。 - 特許庁

To obtain a semiconductor integrated circuit device which can increase the access speed to the memory cell of the memory cell section of a DRAM by reducing the resistance of the bit line or capacity connection of the memory cell section by siliciding the diffusion layer of a logic circuit section in a chip in which the memory cell section and the logic section of a peripheral circuit integrally coexist.例文帳に追加

ＤＲＡＭのメモリセル部と、周辺回路のロジック部とを一体化した混載チップで、論理回路部の拡散層を珪化物化して高速化、高集積化しつつ、メモリセル部のビット線接続や容量接続の抵抗を低減して該セルへのアクセスの高速化を可能にする装置を提供する。 - 特許庁

CPU 23 of a display controller 19 executes a control for executing a refresh operation of DRAM 22, when a signal for showing that a display data processing can not be executed is received from FLCD 20, in the case of the state where a processing for displaying on a display screen can not be executed in FLCD 20.例文帳に追加

ディスプレイコントローラ１９のＣＰＵ２３は、ＦＬＣＤ２０で表示画面上に表示するための処理ができないような状態にある場合に、ＦＬＣＤ２０から表示データ処理ができないことを示す信号を受信した時、ＤＲＡＭ２２のリフレッシュ動作を行う制御を実行する。 - 特許庁

Furthermore the polycrystalline silicon film 77 and the granular silicon crystal 76 are removed from the top surface of the silicon oxide film 50 by etch-back, and the electrode of a DRAM(dynamic random access memory) data storage capacitor device is composed of a polycrystalline silicon film 77 and a granular silicon crystal 76.例文帳に追加

さらにシリコン酸化膜５０上面の多結晶シリコン膜７７および粒状シリコン結晶７６をエッチバックして除去し、多結晶シリコン膜７７および粒状シリコン結晶７６からなるＤＲＡＭの情報蓄積用容量素子を構成する下部電極を形成する。 - 特許庁

When a power supply is turned on in a data recorder capable of recording data in a detachable storage medium whether an attached device 10 can be used or not is decided, and when the device 10 can be used, free capacity data stored in an EEPROM 8 are loaded into a DRAM 7.例文帳に追加

着脱可能な記憶媒体へのデータ記録が可能なデータ記録装置において、電源が投入されると装着されているデバイス１０の使用可否を判定し、使用可能であればＥＥＰＲＯＭ８に記憶されている空き容量データをＤＲＡＭ７へロードする。 - 特許庁

A recorder 10 as an information processor has a CPU 11 as an arithmetic processor, a DRAM 12, an NOR flash memory 13 as a first device, an HDD 14 as a second device, a display output part 15, an operation input part 16, and a tuner 17.例文帳に追加

本発明に係る情報処理装置としての記録装置１０は、演算処理装置としてのＣＰＵ１１、ＤＲＡＭ１２、第１のデバイスとしてのＮＯＲ型フラッシュメモリ１３、第２のデバイスとしてのＨＤＤ１４、表示出力部１５、操作入力部１６およびチューナ１７を有する。 - 特許庁

In this DRAM, after amplification of potential difference of non-bit lines (BL_j+1, /BL_j+1) is performed by a sense amplifier (5_j+1), (/BL_j) is driven to a potential in accordance with write-in data for selection memory cells (MC_i,_j).例文帳に追加

本発明によるＤＲＡＭでは、非選択ビット線（ＢＬ_ｊ＋１、／ＢＬ_ｊ＋１）の電位差の増幅がセンスアンプ（５_ｊ＋１）によって行われた後、ライトバッファ（８）によって選択ビット線（ＢＬ_ｊ、／ＢＬ_ｊ）が選択メモリセル（ＭＣ_ｉ，ｊ）への書き込みデータに応じた電位に駆動される。 - 特許庁

In this pachinko game machine 10, a DMA controller 340 is constituted so as to perform division into transfer units capable of transfer in time shorter than the time in which the main controller 20 outputs the display command of one output unit and perform the DMA transfer from an SDRAM 314 to a DRAM 335.例文帳に追加

パチンコ機１０におけるＤＭＡコントローラ３４０は、主制御装置２０が一出力単位の表示コマンドを出力している時間より短い時間で転送可能な転送単位に分割して、ＳＤＲＡＭ３１４からＤＲＡＭ３３５へのＤＭＡ転送を行う。 - 特許庁

To solve such a problem that when bit line pre-charge voltage VBP is lowered to improve a retention property of "1" data, since a tunnel leak current of a high dielectric constant insulation film is increased remarkably in a miniaturization mix DRAM process, inversely, a retention property of "0" data is deteriorated, and a retention time is rate-limited.例文帳に追加

“１”データのリテンション特性を改善するために、ビット線プリチャージ電圧ＶＢＰを下げたとき、微細化混載ＤＲＡＭプロセスでは高誘電率絶縁膜のトンネルリーク電流の増大が顕著であるため、逆に“０”データのリテンション特性が悪化し、リテンション時間を律速する。 - 特許庁

Image data at both left and right sides of the video image are copied by using delay lines 6-8, a signal processing circuit 9 applies prescribed signal processing to the video signal which includes the copied area stores the video signal after the processing to the DRAM 3 through the memory controller 4.例文帳に追加

また、映像の左右両辺で遅延ライン６〜８を用いて画像データを複製し、この複製した領域を含む映像信号に対して信号処理回路９により所定の信号処理を行い、処理後の映像信号をメモリコントローラ４を通じてＤＲＡＭ３に記憶する。 - 特許庁

Further, among the two data read for a 1st operation, the DRAM data to be also used for the next operation are temporarily held in a hold circuit 21 of an operation unit OU, and then, the data are re-written to the memory cells MC in a non-volatile manner as new FeRAM data to prepare for the next arithmetic operation.例文帳に追加

さらに、最初の演算のために読み出した２つのデータのうち、次の演算にも使用するＤＲＡＭデータを、演算ユニットＯＵの保持回路２１に一時的に保持した後、次の演算に備えて、新たなＦｅＲＡＭデータとして、メモリセルＭＣに不揮発的に書き戻すようにしている。 - 特許庁

When the generation of the abnormal termination is determined in the step S14, a processing is advanced to a step S15, where the CPU restores a part corresponding to abnormally terminated files of the directory entry of the storage DRAM for FAT and FAT, and overwrites the directory entry and FAT of an information recording medium.例文帳に追加

ステップＳ１４において、異常終了が発生していたと判定された場合、処理はステップＳ１５に進み、ＣＰＵは、ＦＡＴ用保存ＤＲＡＭのディレクトリエントリとＦＡＴの異常終了されていたファイルに対応する部分を修復し、情報記録媒体のディレクトリエントリとＦＡＴを上書する。 - 特許庁

A data shifter 20 shifts read-out data by N clock cycles (N is integer of 0 or more) of the internal test clock signal to output read-out data from the DRAM core MCR operating based on the internal test clock signal at the time of a test mode from the test pin terminal group TPG synchronizing with the external clock signal.例文帳に追加

データシフタ２０は、テストモード時においては内部テストクロック信号に基づいて動作するＤＲＡＭコアＭＣＲからの読出データを、外部クロックテスト信号に同期してテストピン端子群ＴＰＧから出力するために、読出データを内部テストクロック信号のＮクロックサイクル（Ｎは０以上の整数）だけシフトさせる。 - 特許庁

A DRAM 10 is provided with a sleep mode in which control of an internal circuit supplying a power source to a memory core including a memory cell and control of refreshing for a memory core are combined to a power down mode, ad refresh-stop mode (Nap mode), and a partial self-refresh mode (S-Ref mode), these modes are selected in a program mode Pro, PE.例文帳に追加

ＤＲＡＭ１０は、パワーダウンモードにメモリセルを含むメモリコアに電源を供給する内部回路の制御と、メモリコアに対するリフレッシュの制御を組み合わせた「スリープモード」、「リフレッシュ停止モード（Ｎａｐモード）」、「部分セルフリフレッシュモード（Ｓ−Ｒｅｆモード）」を備え、これらモードをプログラムモードＰｒｏ，ＰＥにおいて選択する。 - 特許庁

In image processing systems 2-1 to 2-4, DMAC 20-1 to 20-4 read the same image data from a DRAM 1, decoders 21-1 to 21-4 expand the image data, TRC control section 23-1 to 23-4 execute gradation correction processing, and screen processing sections 24-1 to 24-4 carry out screen processing.例文帳に追加

画像処理系２−１〜２−４は、ＤＭＡＣ２０−１〜２０−４により、ＤＲＡＭ１から同一の画像データを読み出し、デコーダ２１−１〜２１−４により、画像データを伸張し、ＴＲＣ制御部２３−１〜２３−４により、階調補正処理を行い、スクリーン処理部２４−１〜２４−４により、スクリーン処理を行う。 - 特許庁

A coding section of the 1st CODEC 14 apply compression coding to the expanded image data and stores the resulting data to a DRAM 5 and stores management information such as a reception number of the image data, destination information, the number of pages, the number of lines of each page, a read width of each page, and image storage memory block information into a RAM 3 at the same time.例文帳に追加

展開された画像データは、第１ＣＯＤＥＣ１４の符号部によって圧縮符号化されてからＤＲＡＭ５に蓄積され、同時に、ＲＡＭ３に、その画像データの受け付け番号、宛先情報、ページ数、各ページのライン数、各ページの読み取り幅、画像格納メモリブロック情報等の管理情報が格納される。 - 特許庁

Image data continuously obtained through a CCD 23 are stored as frame images of moving pictures for predetermined capacity in a buffer memory (DRAM 31), and when photographing timing is instructed, a series of frame images including the frame images stored in the buffer memory before the predetermined period are recorded as moving picture data in a memory 38.例文帳に追加

ＣＣＤ２３を通じて連続的に得られる画像データを動画のフレーム画像としてバッファメモリ（ＤＲＡＭ３１）に所定容量分記憶し、撮影タイミングが指示されたときに、その所定時間前にバッファメモリに記憶されたフレーム画像を含む一連のフレーム画像を動画データとしてメモリ３８に記録する。 - 特許庁

A DRAM chip 1 contains an input-output terminal 1c for testing having a circuit for coping with dielectric breakdown, another input-output terminal 1b for connecting supporting substrate having a circuit for coping with dielectric breakdown, and a third input-output terminal 1a having no circuit for coping with dielectric breakdown.例文帳に追加

ＤＲＡＭチップ１は、静電破壊対策用回路を有する試験用の入出力端子１ｃと、静電破壊対策用回路を有する支持基板接続用の入出力端子１ｂと、入出力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有しない入出力端子１ａとを含む。 - 特許庁

A capacitorless DRAM is provided with: a semiconductor layer which is located being separated from the surface of a substrate and which has a source region, a drain region and a channel region; an electric charge storage layer which is provided on the channel region; and a gate which is formed on the substrate in such a manner that it contacts the electric charge storage layer and the channel region.例文帳に追加

基板上面と離隔配置されたものであって、ソース領域、ドレイン領域及びチャンネル領域を備える半導体層、チャンネル領域上に備えられた電荷保存層、及び基板上にチャンネル領域及び電荷保存層と接するように形成されたゲートを備えることを特徴とするキャパシタレスＤＲＡＭである。 - 特許庁

To solve the problem that since the metadata of content are stored in a database in a standardized format, and special attributes which are not describable in the standardized format are stored in every DRAM type of region in a conventional technology, the metadata are extracted from content, and managed differently from the content, and as a result, the metadata are not operable only by an operation to the content.例文帳に追加

従来技術では、コンテンツのメタデータを標準化された形式でデータベースに格納し、標準化された形式で記述できない特殊な属性をＤＲＭ種別ごとの領域に格納するため、メタデータはコンテンツから抽出し、コンテンツと別に管理されるため、コンテンツへの操作のみでは、メタデータを操作できない。 - 特許庁

The circuits 30 are connected to corresponding packet processing circuits 38 by a dual-port memory (DRAM) 34 and 2M highway(2MHW) interfaces 32 and 36 and conversion between a time-division multiplexed frame signal and packets on a network side which are transferred to a connection line 50 is performed to send and receive voice packets when a channel is put in use.例文帳に追加

複数の回路30はそれぞれデュアルポートメモリ(DPRAM) 34と2Mハイウエイ(2MHW)インタフェース 32,36とにより、対応するパケット処理回路38にそれぞれ接続され、時分割多重されたフレーム信号と、接続線50に転送されるネットワーク側のパケットとの変換処理が行われて、通話路が開通した際に音声パケットの送受信が行われる。 - 特許庁

A memory array part as a DRAM or an SRAM is provided in the package of a memory IC chip as a semiconductor memory device, and in addition to this, a plurality of interface modules corresponding to various memory types such as an SDR, a DDR, a DDR2...a DDR(n), the SRAM, a DPRAM, a FIFO are also provided.例文帳に追加

半導体メモリ装置としてのメモリＩＣチップのパッケージ内に、ＤＲＡＭ又はＳＲＡＭとしてのメモリアレイ部が設けられていることに加え、例えばＳＤＲ、ＤＤＲ、ＤＤＲ２・・・ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯ等の各種のメモリタイプに応じた複数のインターフェースモジュールも設けられているようにする。 - 特許庁

In one chip LSI1 having a plurality of functional circuits 2 to 4 including a CPU, each power supply voltage of the functional circuits 2 to 4 is stored in a register 11 by an A/D conversion circuit 10 and can be monitored by developing a DRAM 22 outside, thereby enabling the system to monitor accurate voltage considering an actual IR drop.例文帳に追加

ＣＰＵを含む複数の機能回路２〜４を有したワンチップＬＳＩ１において、各機能回路２〜４の電源電圧をＡ／Ｄ変換回路１０によりレジスタ１１に記憶し、外部のＤＲＡＭ２２に展開することによりモニタ可能としたので、実際のＩＲドロップを加味した正確な電圧をモニタすることができる。 - 特許庁

A word line WL which functions as the gate electrode of the selective MISFET of a DRAM is made on the main surface of a semiconductor substrate, and then, plugs (a connecting plug BP and a plug made in a pattern SNCT) to be connected with the source and drain regions of the MISFET are made in the insulating film covering the word line WL.例文帳に追加

半導体基板の主面上にＤＲＡＭの選択ＭＩＳＦＥＴのゲート電極として機能するワード線ＷＬを形成した後、ワード線ＷＬを覆う絶縁膜にＭＩＳＦＥＴのソース、ドレイン領域と接続するプラグ（接続プラグＢＰおよびパターンＳＮＣＴに形成されるプラグ）を形成する。 - 特許庁

The system which has a power-saving mode and comprises a CPU, a DRAM, and a hard disk is reset even if the signal for instructing recovery is generated at the same time by turning off the power source after placing a watchdog timer in operation when the power-saving mode is selected.例文帳に追加

本発明では省電力モードが存在し、ＣＰＵ、ＤＲＡＭ、ハードディスクで構成されるシステムにおいて、前記省電力モード選択時にウォッチドッグタイマーを稼動させてから電源の遮断を行うようにすることで、もし同時に復帰指示の信号が発生した場合でもシステムにリセットがかかるようにする。 - 特許庁

If the history data and the reference data maintains the first corresponding relation and the reference quantity data and the reference data maintains the second corresponding relation after recovery from a condition where electricity supply to the DRAM 72b is temporarily stopped, change history at the time is set to a value indicated by the history data.例文帳に追加

ＤＲＡＭ７２ｂに対する給電が一時的に停止される状態から復帰した後に、履歴データとその対照データとが第１の対応関係を維持し、且つ、参照量データとその対照データとが第２の対応関係を維持していることを条件に、その時点の変更履歴を履歴データによって示される値に設定する。 - 特許庁

A DRAM includes a reference voltage generation circuit 67 for generating a reference voltage Vref., an internal power supply circuit 11 for receiving the reference voltage Vref. to generate an internal power supply voltage Vcc1, and an internal power supply circuit 12 for receiving the reference voltage Vref. to generate an internal power supply voltage Vcc2.例文帳に追加

ＤＲＡＭは、基準電圧Ｖｒｅｆ．を発生する基準電圧発生回路６７と、基準電圧Ｖｒｅｆ．を受けて内部電源電圧Ｖｃｃ１を発生する内部電源回路１１と、基準電圧Ｖｒｅｆ．を受けて内部電源電圧Ｖｃｃ２を発生する内部電源回路１２とを備える。 - 特許庁

To provide a sense circuit for a DRAM memory cell responding to that sense time significantly becomes slow, the sense time at low voltage becomes high temperature and high speed, and furthermore, the sense time sharply changes to process variation according to voltage reduction of power supply voltage or the like.例文帳に追加

本願発明の課題は、電源電圧が低電圧化されるに従いセンス時間が著しく遅くなる、低電圧でのセンス時間が高温で高速になり、さらにプロセスばらつきに対してセンス時間が大きく変化してしまうこと等に対応したＤＲＡＭメモリセル用のセンス回路を提供することにある。 - 特許庁

An output circuit 6 of a DRAM (semiconductor memory) is composed substantially of a NAND gate NA1, an AND gate A1, a Pch-Tr2, and a Nch-Tr4, and the circuit is provided with a refresh monitor circuit to which a TMSELF signal (test mode signal) and a int.ZRAS signal (internal signal starting refresh) are inputted.例文帳に追加

ＤＲＡＭ（半導体記憶装置）の出力回路６には、実質的にＮＡＮＤゲートＮＡ１とＡＮＤゲートＡ１とＰｃｈ−Ｔｒ２とＮｃｈ−Ｔｒ４とで構成され、ＴＭＳＥＬＦ信号（テストモード信号）及びint.ＺＲＡＳ信号（リフレッシュを起動する内部信号）が入力されるリフレッシュモニタ回路が付設されている。 - 特許庁

To increase a capacitor's capacitance without enlarging a step to a peripheral circuit part and with less photolithography processes required for capacitor formation, by, related to a DRAM of COB(capacitor over bit line) structure, forming a stack electrode in the region below a bit line as well.例文帳に追加

ＣＯＢ構造のＤＲＡＭにおいて、ビット線以下の領域にもスタック電極を形成することにより、周辺回路部との段差を大きくすることなく、キャパシタ容量を増加することができると共に、キャパシタ形成に必要なフォトリソグラフィ工程を低減することができるＤＲＡＭ及びその製造方法を提供する。 - 特許庁

To provide semiconductor memory elements which can reduce the test time by making a DRAM core test by a parallel input/output interface method and support various input/output information transmission rates in the multi-port memory elements communicating information with external devices by a serial input/output interface method when operating normally.例文帳に追加

正常動作時に直列入／出力インタフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、並列入／出力インタフェース方式でＤＲＡＭコアテストを実行することによってテスト時間を減少させ、且つ、様々な入／出力情報伝送処理率を支援する半導体メモリ素子を提供すること。 - 特許庁

To provide a semiconductor device which can prevent the deterioration of electric property between a storage electrode and a lower electrode connected to the electrode or the like in the process of annealing for crystallization and oxidation treatment of a capacitor dielectric film and its manufacturing method, in a semiconductor device having a DRAM storage element and its manufacturing method.例文帳に追加

ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関し、キャパシタ誘電体膜の結晶化アニールや酸化処理の工程における蓄積電極とこれに接続される下部電極等との間の電気特性の劣化を防止しうる半導体装置及びその製造方法を提供する。 - 特許庁

In a front engine 4 of a camera system 1A, reduced-size image generation processing for generating a reduced-size image, by reducing a captured image output from an image capturing portion 15 is executed by an image reducing portion 410 as hardware processing which is performed in parallel with storage processing for storing the captured image data output from the image capturing portion 15 in DRAM 4b.例文帳に追加

カメラシステム１Ａにおけるフロントエンジン４では、撮像部１５から出力される撮影画像データをＤＲＡＭ４ｂに記憶させる記憶処理と並行して行うハードウェア処理として、撮像部１５から出力される撮影画像を縮小し縮小画像を生成する処理を画像縮小部４１０で実行する。 - 特許庁

A camera signal processing section 24 processes a photographed imaging signal for 5 seconds after the depression of a shutter of an operation input section 34, and an encoder/decoder 31 applies moving picture experts group MPEG compression to a digital image signal from the signal processing section 24 and a DRAM 29 writes the compressed image data under the control of a memory controller 25.例文帳に追加

操作入力部３４のシャッターが押されてから５秒間、撮影された撮像信号がカメラ信号処理部２４にて処理され、信号処理部２４からのディジタル画像信号がエンコーダ／デコーダ３１によりＭＰＥＧで圧縮され、圧縮画像データがメモリコントローラ２５の制御によりＤＲＡＭ２９に書込まれる。 - 特許庁

When the execution of freeway search is commanded by a user, the control section 10 arranges four road names of each freeway in the descending order of the travel frequency based on the travel frequency of each freeway stored in the DRAM 12, and subsequently displays the display screen having the road names of each freeway arranged in the order of the Japanese syllabary.例文帳に追加

また、ユーザによって高速道路検索の実行が指示された場合、制御部１０は、ＤＲＡＭ１２に記憶してある各高速道路の走行回数に基づいて、各高速道路の道路名を、走行回数が多い順に４つ並べ、続けて各高速道路の道路名を５０音順で並べた表示画面を表示する。 - 特許庁