「dRAM」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

To prevent surely rapid deterioration process of fuse/anti-fuse and unexpected burnout of fuse/anti-fuse being never burned out hitherto in reading out fuse/anti-fuse of a semiconductor memory assembly such as especially a DRAM.例文帳に追加

特にＤＲＡＭのような半導体メモリーアッセンブリーのヒューズ／アンチヒューズの読み出しにおいて、ヒューズ／アンチヒューズの急速な劣化プロセス、およびこれまで燃えなかったヒューズ／アンチヒューズの予期しない焼尽を確実に回避する。 - 特許庁

To obtain a semiconductor integrated circuit where a signal wire that connects a bonding pad to a micro processor is properly wired via a DRAM that is possessed of a redundant function and even used as a cache memory.例文帳に追加

リダンダンシ機能を有するＤＲＡＭをキャッシュメモリとして用いながらも、ボンディングパッドとマイクロプロセッサとを接続する信号線を、ＤＲＡＭを経由しつつ適正に配線できる半導体集積回路を提供する。 - 特許庁

To provide a semiconductor device where an analog capacitive element is installed without substantially increasing the number of processes by comparing it with a semiconductor device itself where a logic circuit and a DRAM cell circuit are mixed, for example.例文帳に追加

例えば、ロジック回路とＤＲＡＭセル回路が混載される構成の半導体装置自体と比較して、工程数の実質的な増加を引き起こさないで、アナログ容量素子を付設する構成の半導体装置の提供。 - 特許庁

In the case that a map and VICS information are simultaneously displayed on a display device, a map plotting part 17 writes map data to VRAM 8a, and a VICS data plotting part 18 writes VICS data to DRAM 7a.例文帳に追加

地図とＶＩＣＳ情報とをディスプレイ装置８ｂに同時表示する場合、地図描画部１７は地図データをＶＲＡＭ８ａに書き込み、ＶＩＣＳデータ描画部１８はＶＩＣＳデータをＤＲＡＭ７ａに書き込む。 - 特許庁

To form both a dense pattern and a sparse pattern with high accuracy on the same substrate, related to a manufacturing method for a semiconductor device, where a peripheral circuit such as a logic circuit and a DRAM are mixed.例文帳に追加

本発明はロジック回路等の周辺回路とＤＲＡＭとが混載された半導体装置の製造方法に関し、同一基板上に密なパターンと疎なパターンとを共に精度良く形成することを目的とする。 - 特許庁

All image files for list display recorded on a recording disk 9 in accordance with still picture files are read out when reading table-of-contents information corresponding to each of the still picture files, and are stored in a DRAM 24.例文帳に追加

記録ディスク９において静止画撮ファイルに対応して記録される一覧表示用画像ファイルを、各静止画像ファイルに対応された目録情報の読み出し時に全て読み出して、ＤＲＡＭ２４に記憶させておく。 - 特許庁

To provide a semiconductor memory which protects data at high speed when electric power supply is cut off, and achieves a function equivalent to a standard DRAM at normal operation, and to provide its manufacturing method.例文帳に追加

電力供給が断たれる場合に、データを高速で保護することができ、且つ、通常動作時、通常のＤＲＡＭと同等の機能を実現することができる半導体記憶装置とその製造方法を提供すること - 特許庁

To provide a data transfer system for reducing such a risk that read data are decoded even when a semiconductor memory such as a DRAM is removed from a main body, and that data stored in a semiconductor memory are read.例文帳に追加

本体からＤＲＡＭなどの半導体メモリが取り外され、半導体メモリに記憶されたデータが読み出されても、読み出されたデータが解読される危険性を少なくすることができるデータ転送システムを提供する。 - 特許庁

To provide a semiconductor memory capable of improving operation performance without increasing a layout area in the case that a DRAM cell is formed with SOI structure, and to provide its manufacturing method.例文帳に追加

ＳＯＩ構造でＤＲＡＭセルを作成した場合において、レイアウト面積を増大させることなく、また、動作性能の向上を可能とした半導体記憶装置およびその製造方法を提供することを目的とする。 - 特許庁

The imaging apparatus is configured so as to temporarily store image signals read from a plurality of CMOS sensors through a plurality of paths in a FIFO, and then transfer the image signals as video data of a predetermined unit to a DRAM to store the video data.例文帳に追加

撮像装置は、複数のＣＭＯＳセンサから複数の経路で読み出される画像信号をＦＩＦＯで一時保持した後、所定の単位の映像データとしてＤＲＡＭに転送して保持する構成を有する。 - 特許庁

To provide a navigation device allowing the reduction of the supply of refresh electric current to a DRAM while the power of the navigation device is off, a method of recording information, and a navigation program.例文帳に追加

ナビゲーション装置の電源をＯＦＦしている間におけるＤＲＡＭへのリフレッシュ電流の供給を低減することができる、ナビゲーション装置、情報記録方法、及びナビゲーションプログラムを提供することを目的とする。 - 特許庁

The logic forming region and a region where a DRAM with repetitive patterns is formed are subjected to a second exposure process by the use of a photomask with a half tone part and a binary part and a 1/2 zonal lighting.例文帳に追加

ハーフトーン部とバイナリ部と有するフォトマスクおよび１／２輪帯照明を用いて、ロジック部の形成領域と、繰り返しパターン形状を有するＤＲＡＭ部の形成領域とに対して、２回目の露光を行う。 - 特許庁

To prevent penetration of a gate insulator film and a sheet resistance enhancement of a gate electrode in a CMOS logic device and a DRAM and an area enhancement of a logic gate array part in the CMOS logic device.例文帳に追加

ＣＭＯＳロジックデバイスおよびＤＲＡＭにおけるゲート絶縁膜の突き抜け、ゲート電極のシート抵抗増大を防止するとともに、ＣＭＯＳロジックデバイスにおいてはロジックゲートアレイ部の面積増大を合わせて防止する。 - 特許庁

To provide a semiconductor device having a structure that can limit the increase in the total number of wiring lines even if a functional circuit such as a dynamic RAM (DRAM), etc., and a logic circuit are provided on the same semiconductor substrate..例文帳に追加

ＤＲＡＭ等の機能回路とロジック回路とを同一半導体基板上に混載する場合であれ、その総配線数の増加を抑制可能な構造を有する半導体装置及びその製造方法を提供する。 - 特許庁

Concerning a DRAM in 2Tr1C configuration, an address is latched by an address latch circuit 3 in advance, a word line 9a on the side of Aport corresponding to that address is activated, and data corresponding to a sense amplifier 7a are latched.例文帳に追加

２Ｔｒ１Ｃ構成のＤＲＡＭにおいて、予めアドレスラッチ回路３にアドレスをラッチしておき、そのアドレスに対応するＡｐｏｒｔ側のワード線９ａを活性化し、センスアンプ７ａに対応するデータをラッチしておく。 - 特許庁

To obtain an HSG having a desired grain size, without having to expose an oxide film in contact with a sidewall of a cylinder, when forming a blanket HSG on a lower electrode in a DRAM capacitor section having a cylindrical structure.例文帳に追加

シリンダー構造を有するＤＲＡＭキャパシタ部において、下部電極上にブランケットＨＳＧを形成する際、シリンダー側壁に接する酸化膜を露出させることなく、所望のグレインサイズを持つＨＳＧを得る。 - 特許庁

An active area L, which contains memory cell selecting MISFETs constituting DRAM memory cells, consists of island-shaped patterns that extend straight in the X direction on the principal surface of a semiconductor substrate.例文帳に追加

ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴが形成される活性領域Ｌは、半導体基板の主面のＸ方向に沿って真っ直ぐに延在する島状のパターンで構成されている。 - 特許庁

A digital audio signal is supplied to an audio compression encoder/decoder 25, and the compressed signal is saved once in DRAM 27 (Dynamic Random Access Memory) via a memory controller 26 and them supplied to EFM and CIRC encoder/decoder 28.例文帳に追加

デジタルオーディオ信号が音声圧縮エンコーダ／デコーダ２５に供給され、圧縮された信号はメモリコントローラ２６を介してＤＲＡＭ２７に一度蓄えられてＥＦＭ及びＣＩＲＣエンコーダ／デコーダ２８に供給される。 - 特許庁

A chip 10 is constituted so that a DRAM (dynamic random access memory) controller (memory controller) 14 includes a dither circuit 15 for performing dither processing in order to reduce the data amount of data at the time of performing the storing or reading of data.例文帳に追加

本発明のチップ１０は、ＤＲＡＭコントローラ（メモリコントローラ）１４に、データの記憶または読み出し時に、データのデータ量を減縮するために、ディザー処理をおこなうディザー回路１５を含むように構成した。 - 特許庁

An upper frame 211 of a dram cartridge for housing a scorotron electric discharger is provided with an electric discharge wire 131 as the electric discharge electrode which is freely detachable and attachable independently of a shield member 132 as the electric discharge inducing electrode.例文帳に追加

スコロトロン型帯電器を収容するドラムカートリッジの上フレーム２１１に対し、放電電極としての放電ワイヤ１３１を、放電誘導電極としてのシールド部材１３２とは独立して着脱可能となっている。 - 特許庁

Subsequently, the read-out system enters into halt state under control of the system controller 18 and operates again when the DRAM 14 is emptied by a predetermined amount to resume reading data from the playback MD1 after searching the position immediate before halt.例文帳に追加

このあと、システムコントローラ１８の制御で読み取り系は休止状態となり、DRAM14に一定量の空きが出来ると再び稼働して、休止直前の位置をサーチ後、再生用MD１からの読み取りを再開する。 - 特許庁

In the same way, when data in a DRAM cell 102 is outputted to a bit line BLN, a pre-charge circuit 105 is activated and a bit line BLT and referring potential line 10 of referring potential Vref are made into a conducting state.例文帳に追加

同様に、ＤＲＡＭセル１０２内のデータがビット線ＢＬＮに出力された場合は、プリチャージ回路１０５を活性化してビット線ＢＬＴと参照電位Ｖref の参照電位線１０とを導通する。 - 特許庁

To obtain a video device having an image memory function, which realizes writing and reading of a plurality of times by using one memory with one port, such as an SRAM and a DRAM without using a dedicated video field memory with three ports.例文帳に追加

映像専用の３ポートのフィールドメモリを使用せず、ＳＲＡＭやＤＲＡＭ等の１ポートのメモリ１個を使用して複数回の書き込みや読み出しを実現する画像メモリ機能付き映像装置の提供。 - 特許庁

To provide a semiconductor device including a transistor with a recess channel structure suitable for mass production even when a higher integration and a finer structure of the semiconductor device represented by a DRAM etc. are developed.例文帳に追加

ＤＲＡＭ等に代表される半導体装置の高集積化、微細構造化が進展した場合であっても、量産に適した構造を有するリセスチャネル構造を有するトランジスタを含む半導体装置を提供すること。 - 特許庁

To aim mainly at forming a capacitive element for compensating the capacitance for compensating a potential of an internal power supply in a DRAM without increasing the electrical power consumption and adjunct circuits.例文帳に追加

本発明は、ＤＲＡＭにおいて、内部電源の電位を補償する補償容量用の容量素子を、消費電力や付属の回路を増やすことなしに形成できるようにすることを最も主要な特徴とする。 - 特許庁

To provide a method of manufacturing a semiconductor device, intended to perform a channel implant process of a transistor to be provided in a DRAM by means of the self-alignment technology without entailing a faulty alignment to enable improving of a reflash characteristic.例文帳に追加

本発明はＤＲＡＭに備えられるトランジスタのチャネルインプラント工程を誤整列なしで自己整列的に実施してリフラッシュ特性を向上させることができる半導体素子の製造方法に関するものである。 - 特許庁

To reduce the number of wiring layers and most dominant characteristic by enabling it to suppress to suppress the increase of power consumption in a DRAM provided with a data masking function and a data line shift redundancy function.例文帳に追加

本発明は、データマスク機能とデータ線シフトリダンダンシ機能とを備えるＤＲＡＭにおいて、配線層数の削減が可能で、消費電力が増大するのを抑制できるようにすることを最も主要な特徴としている。 - 特許庁

A power supply potential VSN for an L side is inputted through a sense amplifier activation signal line 35 and a power supply potential VSP for an H side through a sense amplifier activation signal line 36 to a sense amplifier with which a DRAM is equipped.例文帳に追加

ＤＲＡＭが備えるセンスアンプにはセンスアンプ活性化信号線３５を介してＬ側用電源電位ＶＳＮが、センスアンプ活性化信号線３６を介してＨ側用電源電位ＶＳＰが入力されている。 - 特許庁

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

The number of signal lines transmitted from the center circuit band CCB#2 to the center cross circuit band CCCB#2 can be reduced, wiring congestion is released, and the DRAM core whose memory capacity is easily changed can be realized.例文帳に追加

センター回路帯ＣＣＢ♯２からセンタークロス回路帯ＣＣＣＢ♯２に伝達される信号線の数を減らすことができ、配線の混雑が緩和され、メモリ容量の変更が容易なＤＲＡＭコアを実現することができる。 - 特許庁

To improve an operation margin by increasing the amount of accumulated charge of memory cells in the memory cell array by simple constitution and also to improve the operation margin of a DRAM without increasing a power consumption or chip area by making a dummy cell unnecessary.例文帳に追加

簡単な構成でメモリセルアレイ内のメモリセルの蓄積電荷量を増加させ、動作マージンを向上させると共に、ダミーセルを不要とし、消費電力やチップ面積を増やさずにＤＲＡＭの動作マージンを向上させる。 - 特許庁

The body regions of transistors Qn1, Qn2, Qp1, Qp2, Qpc, Qe, Qb, Qd, Qm, Qio in a sense amplifier 20, a precharger circuit 23, bit line selector circuits 26A, 26B, a memory cell 27, a dummy cell 28, and a column selector circuit 29 for the DRAM are fixed electrically.例文帳に追加

ＤＲＡＭのセンスアンプ２０、プリチャージ回路２３、ビット線選択回路２６Ａ，２６Ｂ、メモリセル２７、ダミーセル２８およびコラム選択回路２９におけるトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２，Ｑｐｃ，Ｑｅ，Ｑｂ，Ｑｄ，Ｑｍ，Ｑｉｏのボディ領域を電気的に固定した。 - 特許庁

A capacitor 8 composed of a lower electrode 12 having a rough surface polysilicon 13 formed in a recess, a capacitive insulating film 14, and an upper electrode 15 is formed on a semiconductor substrate 50 of a DRAM region AreaD.例文帳に追加

ＤＲＡＭ領域AreaDの半導体基板５０上に、凹部内に形成された粗面ポリシリコン１３を有する下部電極１２と容量絶縁膜１４と上部電極１５からなるキャパシタ８が形成されている。 - 特許庁

A depth (D) of a separation groove separating an element formation inter-area forming MISFETQs for information transfer constituting a DRAM memory cell is double or longer of the shortest distance (W) between the element formation areas.例文帳に追加

ＤＲＡＭメモリセルを構成する情報転送用ＭＩＳＦＥＴＱｓが形成される素子形成領域間を分離する分離溝の深さ（Ｄ）を、前記素子形成領域間の最短距離（Ｗ）の２倍以上とする。 - 特許庁

Therefore, quality improvement in a selection process can be performed by discovering defect caused by interference of bit liners which is hard to discover at I/O compression test of a multi-bit DRAM hitherto.例文帳に追加

したがって、従来多ビットＤＲＡＭのＩ／Ｏ圧縮テスト時の発見が難しかったビット線の干渉による不良を従来のテスト効率を損なうことなく発見することで、選別工程における品質向上ができる。 - 特許庁

A memory controller 20 generates an internal clock signal for receiving a DQ signal, based on continuous inversion signals and a reference clock signal by receiving the continuous inversion signals from a DRAM 30_2 as pseudo-clock signals.例文帳に追加

メモリコントローラ２０は、ＤＲＡＭ３０_２から擬似的なクロック信号として連続反転信号を受けて、連続反転信号及び基準クロック信号に基づいてＤＱ信号の受信用内部クロック信号を生成する。 - 特許庁

To provide a method for manufacturing a capacitor of a semiconductor element that holds an electrostatic capacity needed by a next generation DRAM product having metal wiring less than 70 nm class and can improve a leakage current characteristic.例文帳に追加

７０ｎｍ級以下の金属配線を有する次世代ＤＲＡＭ製品で必要とされる静電容量を確保し、かつ、漏れ電流特性をも改善できる半導体素子のキャパシタ製造方法を提供すること。 - 特許庁

A SDRAM comprises a clock buffer 21 receiving a clock signal CLK, an input buffer 31 inputting a mask control signal DQM and an input buffer 33 inputting input data DQ to be written in a DRAM core.例文帳に追加

ＳＤＲＡＭは、クロック信号ＣＬＫを受けるクロックバッファ２１と、マスク制御信号ＤＱＭを入力する入力バッファ３１と、ＤＲＡＭコアへ書き込む入力データＤＱを入力する入力バッファ３３とを含む。 - 特許庁

An optimum system in the memory interleaving systems of plural cache rows interleaving(MCI), cache effect interleaving(CEI) and DRAM page interleaving(DPI) is allocated to respective bank bits based on the number of bank bits.例文帳に追加

バンク・ビットの数に基づいて複数キャッシュ行インターリービング(ＭＣＩ)、キャッシュ効果インターリービング(ＣＥＩ)およびＤＲＡＭページ・インターリービング(ＤＰＩ)というメモリ・インターリービング方式のいずれか最適方式を各バンク・ビットに割り当てる。 - 特許庁

The main controller 111 extracts clear-toner attribute data included in the attribute data in image data and the attribute data rasterized in the DRAM 116, and converts the clear-toner attribute data to the image data.例文帳に追加

メインコントローラ１１１は、ＤＲＡＭ１１６にラスタライズされた画像データ及び属性データにおいて、属性データ内に含まれる透明トナー用の属性データを抽出し、透明トナー用の属性データを画像データに変換する。 - 特許庁

This method comprises a step in which a destructive read mode is enabled, the destructive read mode is a mode for read out destructively a bit of information stored in a DRAM memory cell being addressed.例文帳に追加

本発明の例示的実施形態では、方法に、破壊読出モードをイネーブルするステップが含まれ、破壊読出モードは、アドレッシングされたＤＲＡＭメモリ・セル内に保管された情報のビットを破壊的に読み取るためのものである。 - 特許庁

A twin cell unit (MU) is constituted of two DRAM cells (MCa, MCb) by leaving a space of one row between them in the direction of row, and pairs of bit lines are constituted by bit lines arranged every other column and coupled to sense amplifier circuits (3R0, 3R2, 3L1, 3L3).例文帳に追加

ツインセルユニット（ＭＵ）を、行方向において１行間をおいた２個のＤＲＡＭセル（ＭＣａ，ＭＣｂ）で構成し、かつ１列おきのビット線によりビット線対を構成してセンスアンプ回路（３Ｒ０，３Ｒ２，３Ｌ１，３Ｌ３）に結合する。 - 特許庁

To provide a highly reliable information processor by reducing power consumption of a storage device in an information processor including a storage device such as DRAM and efficiently saving defective bits.例文帳に追加

ＤＲＡＭなどの記憶装置を含む情報処理装置において、記憶装置の消費電力を削減し、なおかつ不良ビットを効率よく救済することにより信頼性の高い情報処理装置を実現する。 - 特許庁

In a step S14, a CPU checks a file size of each file of a directory entry copied on a storage DRAM for FAT, to determine whether the abnormal termination caused by the dying of battery is generated or not.例文帳に追加

ステップＳ１４において、ＣＰＵは、ＦＡＴ用保存ＤＲＡＭにコピーされたディレクトリエントリの各ファイルのファイルサイズを調べることにより、バッテリ切れなどに起因する異常終了が発生していたか否かを判定する。 - 特許庁

In this case, connection 24 between the nodes of the SRAM is lower than a layer with the capacitance lower electrode 32 of the DRAM formed thereon and is formed on the same layer as for a capacitance contact 23, for example, which is higher than a layer with the bit line 22 formed thereon.例文帳に追加

そして、ＳＲＡＭのノード間接続２４は、ＤＲＡＭの容量下部電極３２が形成される層以下であって、ビットライン２２が形成される層以上の層の、例えば容量コンタクト２３と同じ層に形成されている。 - 特許庁