「dRAM」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

At the same time as image writing of RGB image data of an original read by a scanner part 1, a data bus control part 2 controls input operation to memory (DRAM 5m-7m), pre-scanning operation, and output operation of image writing of the data taken into the memory.例文帳に追加

データバス制御部２はスキャナ部１で読み取った原稿のＲＧＢ画像データの画像書き込みと同時にメモリ（ＤＲＡＭ５ｍ〜７ｍ）へ入力する動作、プレスキャン動作及びメモリ取り込みデータの画像書き込み出力動作を制御する。 - 特許庁

When the FAT information is recorded on the SRAM 7, the FAT information written to the SRAM 7 is immediately forwarded to the DRAM 6 without reading the FAT information on the hard disk, and the data are read according to the FAT information.例文帳に追加

ＳＲＡＭ７にＦＡＴ情報が記録されている場合は、ハードディスクのＦＡＴ情報を読み込むことなく、ＳＲＡＭ７に書き込まれたＦＡＴ情報が直ちにＤＲＡＭ６に転送され、このＦＡＴ情報に従ってデータが読み込まれる - 特許庁

The fuses provided in reference voltage selectors 19-22 are cut to switch the destination of connection, and the reference voltage VREF generated by the reference voltage circuit is supplied to internal circuits which supply reference voltages VREF, being provided in all DRAM macros 2-5.例文帳に追加

基準電圧選択部１９〜２２に設けられたヒューズを切断して接続先を切り換え、その基準電圧回路が生成した基準電圧Ｖ_REF を、すべてのＤＲＡＭマクロ２〜５に設けられた基準電圧Ｖ_REF を供給する内部回路に供給する。 - 特許庁

To provide a semiconductor memory suitable for constitution of the system LSI of a logic mixed DRAM or the like, capable of reducing the cell area and reducing the level difference from a peripheral circuit, without degrading the performance of a peripheral circuit MOSFET by substantially reducing heat processes.例文帳に追加

セル面積を縮小でき、周辺回路との段差が小さく、熱工程を大幅に減らすことで周辺回路MOSFETの性能を劣化させることなく、論理混載ＤＲＡＭ等のシステムＬＳＩの構成に好適な半導体記憶装置を提供する。 - 特許庁

A semiconductor memory 101 of S-DRAM and the like provided with a memory circuit 12 required for refreshing inside is provided with a refreshing controller 102 for refreshing itself in a device, and has an auto- refreshing function refreshing the memory circuit 12 without external indication.例文帳に追加

リフレッシュの必要なメモリ回路１２を内部に備えたＳ−ＤＲＡＭ等の半導体メモリは、自身をリフレッシュするためのリフレッシュコントローラ１０２をデバイス内に備えており、外部からの指示なしにメモリ回路１２をリフレッシュするオートリフレッシュ機能を有する。 - 特許庁

To effectively utilize an access disable period even though the access disable period is generated at the requested time of a DMA transfer when the writing operation to a direct memory from an inside memory is requested after the reading operation to the inside memory from the direct memory such as a DRAM.例文帳に追加

ＤＲＡＭ等のダイレクトメモリから内部メモリへのリード動作に続いて内部メモリからダイレクトメモリへのライト動作が要求されたＤＭＡ転送要求時において、アクセス不能期間が発生しても、このアクセス不能期間を有効利用する。 - 特許庁

The image processing apparatus mainly includes: a CPU 1 incorporating a thermal diode 2; a thermal sensor 3; a south bridge 4 incorporating a RTC 5; an I/O ASIC 6; an operation control unit 7; a memory medium 8; a north bridge 9; a DRAM 10; a VideoASIC 11; and a nonvolatile memory 12.例文帳に追加

サーマルダイオード２を内蔵したＣＰＵ１、サーマルセンサ３、ＲＴＣ５を内蔵したサウス・ブリッジ４、Ｉ／Ｏ ＡＳＩＣ６、操作部７、メモリ媒体８、ノース・ブリッジ９、ＤＲＡＭ１０、ＶｉｄｅｏＡＳＩＣ１１、不揮発メモリ１２を主な構成とする。 - 特許庁

A system controller 18 makes the reading system stand still once when receiving the fullness notification and makes it restart operating when receiving the vacant generation notification, and makes it search for the previous last read position, and makes it restart reading the compressed music data and writing it in the DRAM 14 after the position has been searched.例文帳に追加

システムコントローラ18は満杯通知が有ると、読み取り系を一旦休止させ、空き発生通知が有ると再稼働させて前回最後の読み取り位置をサーチさせ、サーチ後、圧縮音楽データの読み取りとDRAM14への書き込みを再開させる。 - 特許庁

To provide an ion milling method and its device wherein a uniform and stable ion beam current is dram out of a large diameter ion source electrode and whereby working precision is improved even if a thermal deformation is generated in the large diameter ion source electrode.例文帳に追加

大口径のイオン源電極に熱変形が生じても大口径のイオン源電極から均一で安定なイオンビーム電流の引き出しを可能にして加工精度の向上をはかったイオンミリング加工方法およびその装置を提供することにある。 - 特許庁

To prevent oxygen transmitted through lower electrodes from oxidating a barrier layer to result in a high resistance and low dielectric constant oxide layer in heat treating a dielectric film formed on the lower electrodes of capacitance elements of a DRAM in an oxygen atmosphere.例文帳に追加

ＤＲＡＭの容量素子の下部電極上に形成した誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透過した酸素がバリア層を酸化して、高抵抗、低誘電率の酸化物層を形成する不具合を防止する。 - 特許庁

The camera 12 having no image display means is connected to a portable telephone 14 so that they can communicate each other, and the image information picked up by the camera 12 is recorded by a DRAM 84 for the portable telephone 14 and displayed on a liquid crystal display 64.例文帳に追加

本発明によれば、画像表示手段の無いカメラ１２と携帯電話機１４とを通信可能に接続し、カメラ１２で撮像された画像情報を、携帯電話機１４のＤＲＡＭ８４に記録させて液晶ディスプレイ６４に表示させる。 - 特許庁

After forming gate structures 6a and 6b for which doped polysilicon film 4a and 4b TEOS oxide films 5a and 5b are laminated in a DRAM formation region and a logic formation region, impurity diffusion regions 7a1, 7a2 and 7b are formed in the respective regions.例文帳に追加

ドープトポリシリコン膜４ａ，４ｂ及びＴＥＯＳ酸化膜５ａ，５ｂが積層されたゲート構造６ａ，６ｂを、ＤＲＡＭ形成領域及びロジック形成領域に形成した後、不純物拡散領域７ａ１，７ａ２，７ｂを各領域に形成する。 - 特許庁

And, the shutter 10 is operated when power is inputted, initial image data with the light receiving plane of the CCD 11 shielded is read and the read data is stored in a DRAM 29 by a system controller 14 and an image data controller 25.例文帳に追加

そして、電源投入時にフォーカルプレーンシャッタ１０が作動されて、ＣＣＤ１１の受光面が遮光された状態での初期画像データが読出され、この読出しデータがシステムコントローラ１４及び画像データコントローラ２５によりＤＲＡＭ２９に記憶される。 - 特許庁

In a DRAM, bit lines/BL, BL are connected respectively to gates of N-channel MOS transistors 17, 18 of a read-gate 15, write-data bit lines WDL,/WDL are connected respectively to gates of N-channel MOS transistors 23, 24 of a write-gate 16.例文帳に追加

ＤＲＡＭにおいて、リードゲート１５のＮチャネルＭＯＳトランジスタ１７，１８のゲートにそれぞれビット線／ＢＬ,ＢＬを接続し、ライトゲート１６のＮチャネルＭＯＳトランジスタ２３，２４のゲートにそれぞれライトデータ線ＷＤＬ，／ＷＤＬを接続する。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

The EU and the United States initiated countervailing duty investigations on July 25, 2002, and November 27, 2002, respectively, against imports of DRAMs (Dynamic Random Access Memory) manufactured by Hynix and Samsung Corporations of Korea. According to the petitions, Korean DRAM producers benefited from corporate bonds issued by the Korean Development Bank and other institutions, as well as from new investment and debt restructuring measures introduced by the Korean Government in 2001 to help rebuild Korea's industry after the Asian financial crisis.例文帳に追加

アジア通貨危機を背景とした、韓国開発銀行等による社債引受、並びに2001年に行われた韓国政府及び関係金融機関による新規融資、債務繰り延べ等の再建支援策から利益を受けた韓国のハイニックス社及びサムソン社製造のDRAM（記憶保持動作を必要とする随時書き込み及び読み出しが可能な半導体記憶素子）輸入により、国内産業への損害が発生したとして、EUは2002年７月25日に、米国は同年11月27日に、それぞれ相殺関税調査を開始した\\ - 経済産業省

To provide a MOSFET with an asymmetrically recessed gate which can reduce abnormal leakage current caused by the overlap between gate electrodes and source/drain regions in the recessed gate structure of a semiconductor device such as a DRAM, and to provide a manufacturing method thereof.例文帳に追加

ＤＲＡＭなどの半導体素子のリセスゲート構造においてゲートとソース／ドレーン領域との間のオーバーラップによる非正常的な漏洩電流を減らすことができる非対称リセスされたゲートを有するＭＯＳＦＥＴ及びその製造方法を提供する。 - 特許庁

By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (t_REF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.例文帳に追加

クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔ_REF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁

In a word driver 1 of a DRAM, a N channel MOS transistor QN3 to the gate of which a power source potential Vcc is applied is connected between a gate of a P channel MOS transistor QP1 for pull-up and a gate of a N channel transistor QN1 for pull-down.例文帳に追加

ＤＲＡＭのワードドライバ１において、プルアップ用のＰチャネルＭＯＳトランジスタＱＰ１のゲートとプルダウン用のＮチャネルＭＯＳトランジスタＱＮ１のゲートとの間に、そのゲートに電源電位Ｖｃｃが与えられたＮチャネルＭＯＳトランジスタＱＮ３を接続する。 - 特許庁

A DMA controller 340 in a Pachinko game machine 10 divides a display command per output unit into a transfer unit transferable in a time shorter than that required by the main controller 20 to output it, thereby achieving the DMA transfer to a DRAM 335 from an SDRAM 314.例文帳に追加

パチンコ機１０におけるＤＭＡコントローラ３４０は、主制御装置２０が一出力単位の表示コマンドを出力している時間より短い時間で転送可能な転送単位に分割して、ＳＤＲＡＭ３１４からＤＲＡＭ３３５へのＤＭＡ転送を行う。 - 特許庁

To provide a semiconductor memory which has small chip size and small power consumption, is inexpensive, and causes neither delay of access nor memory destruction due to skew included in an address as a semiconductor memory which is equipped with the same memory cells as those of a DRAM and operates with SRAM specification.例文帳に追加

ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕様で動作する半導体記憶装置であって、チップサイズが小さく低消費電力かつ安価で、アドレスに含まれるスキューによるアクセスの遅延やメモリセル破壊を引き起こさない半導体記憶装置を提供する。 - 特許庁

In such a constitution, the wiring 67 and the resistant element 70 are formed of the third polysilicon layer forming the plate electrode 60 so that the steps peculiar to DRAM may be effectively used, thereby making feasible of simplifying the steps as well as attaining to the design efficiency.例文帳に追加

配線６７と抵抗素子７０は、プレート電極６０を形成する第３ポリシリコン層を用いて形成するため、ＤＲＡＭ特有の工程を有効に活用し、工程の簡略化を図ることができるとともに、設計の効率化を図ることができる。 - 特許庁

To provide semiconductor design technologies, and more particularly, a delay locked loop (DLL) circuit for a synchronous DRAM, which enables a more stable operation when a semiconductor operates in a power-down mode for low power.例文帳に追加

半導体設計技術、特に、同期式ＤＲＡＭの遅延固定ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＤＬＬ）回路、さらに詳細には、半導体の低電力動作のためのパワーダウンモード動作の際、安定した動作を行う遅延固定ループ回路を提供すること。 - 特許庁

To provide a delay locked loop capable of increasing an operating frequency of a DRAM even when a frequency of an input clock increases, by ensuring operating margin that can generate a rising/polling out enable signal R/FOUTEN by a second DLL clock FCLK_DLLOE.例文帳に追加

入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。 - 特許庁

To provide a memory having a contact plug of ruthenium material, and its fabricating method, for improving the contact arrangement between a storage node and a device zone in the dynamic RAM (DRAM) and the ferroelectric RAM (FRAM (trade mark)) of a memory device, for example.例文帳に追加

メモリーデバイスの例えばダイナミックＲＡＭ（ＤＲＡＭ）と強誘電性ＲＡＭ（ＦＲＡＭ（登録商標））における、記憶ノードとデバイスゾーンとの間の接点構成を改良するための、ルテニウム材からなるコンタクトプラグを有するメモリー及びその製造方法を提供する。 - 特許庁

The DRAM receives and outputs data received by the external bus IF at data reception via the FIFO area as required, stores the received data at data transmission and transfers the data to the external bus IF via the FIFO area as required.例文帳に追加

ＤＲＡＭは、データ受信時には、外部バスＩＦが受信したデータを、必要に応じてＦＩＦＯ領域を経由して、受け取って出力し、データ送信時には、入力されたデータを格納し、これを外部バスＩＦへ、必要に応じてＦＩＦＯ領域を経由して、転送する。 - 特許庁

The third polysilicon layer also used for the plate electrode 60 is formed in the regions excluding the DRAM cell region 400 so as to turn the third polysilicon layer into a silicide for the formation of a wiring 67 as well as a resistant element 70.例文帳に追加

ＤＲＡＭセルのプレート電極６０にも用いられる第３ポリシリコン層をＤＲＡＭセル領域４００以外の領域にも形成し、その第３ポリシリコン層をシリサイド化して配線６７を形成し、また第３ポリシリコン層からなる抵抗素子７０を形成している。 - 特許庁

To solve the cause of an inclination by finding the gradient or the inclination of the end of wiring (particularly a word line, a bit line) caused by the microminiaturization of a pattern of a semiconductor device such as a DRAM or the like and to solve the problem associated with the cause.例文帳に追加

ＤＲＡＭ等、半導体装置のパターンの微細化によって生じる配線（特に、ワード線、ビット線）端部における傾き、倒れの現象を見出し、この現象の原因を解明すると共に、この現象によって生じる問題を解決することである。 - 特許庁

To solve the problem of the conventional mobile navigator rewriting programs in flash memory or DRAM and hence needing the program loading again, when restarting pre-rewritten programs, which takes labor of reloading navigator programs, after the loaded programs end.例文帳に追加

従来の車載用ナビゲーション装置は、フラッシュメモリ又はＤＲＡＭのプログラムの書換えを行っているので、書換え前のプログラムを再度動作させる場合は、再度プログラムロードが必要となり、ロードしたプログラムを終了した後、再度ナビプログラムをロードするという手間を要する。 - 特許庁

To provide a semiconductor device having a TAT(Trench Access Transistor) DRAM cell which does not improperly affect a transistor characteristic and contact opening and is equipped with a structure capable of keeping excellently a dielectric breakdown strength of a diffusion-layer making electrode and gate electrode even with a process variance.例文帳に追加

トランジスタ特性やコンタクト開口性に不都合な影響がなく、かつプロセスばらつきが生じても、拡散層取り出し電極とゲート電極の絶縁耐圧を良好に確保できる構成を備えたＴＡＴ・ＤＲＡＭセルを有する半導体装置を提供する。 - 特許庁

To provide a producing method for semiconductor device, with which HSG can be surely formed on a lower electrode inside a cylinder for capacitor, even in the case of a semiconductor device mixedly packaged with a CMIS logic circuit part and a DRAM part provided with a capacitor in a cylinder structure.例文帳に追加

ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載される半導体装置であっても、容量素子用のシリンダー内の下部電極上に確実にＨＳＧを形成することが可能な半導体装置の製造方法を提供する。 - 特許庁

This package is composed of a multifilament yarn for yarn dividing forming dram shape, the yarn winded in the package is substantially twistless, and the twill angles θ satisfy the formula.例文帳に追加

分繊用マルチフィラメント糸で構成されたドラム形状を形成するパッケージであり、該パッケージに巻かれたマルチフィラメント糸は実質的に無撚で、更に該パッケージの綾角θが（１）式を満足して巻き取ることを特徴とする分繊用マルチフィラメント糸のパッケージにより達成する。 - 特許庁

To form a diffusion preventing layer properly on the surface part of semiconductor substrate each corresponding to at least the edge of the CB side of a gate electrode part in a DRAM having the CB of a SAC structure provided between two gate electrode parts.例文帳に追加

本発明は、２つのゲート電極部間に設けられるＳＡＣ構造のＣＢを有するＤＲＡＭにおいて、少なくともゲート電極部のＣＢ側のエッヂにそれぞれ対応する半導体基板の表面部に拡散防止層を的確に形成できるようにする。 - 特許庁

To provide a bank control circuit if a RAM bus DRAM in which circuit area can be reduced by sharing one bank per two bank in a control circuit controlling respective memory bank and an address latch circuit.例文帳に追加

それぞれのメモリバンクを制御する制御回路とアドレスラッチ回路を２個のバンク当り１個ずつ共有するようにすることにより、回路の面積を減少することができるラムバスＤＲＡＭのバンク制御回路及びこれを利用した半導体メモリ素子を提供する。 - 特許庁

In a detector 20 included in a VPP generating circuit of a DRAM, an external power source potential VCC is given to a gate of a N channel MOS transistor 28 for restricting a through current of an inverter 33 outputting an inverse signal of an output signal ϕC of a comparator 32.例文帳に追加

ＤＲＡＭのＶＰＰ発生回路に含まれるディテクタ２０において、コンパレータ３２の出力信号φＣの反転信号を出力するインバータ３３の貫通電流制限用のＮチャネルＭＯＳトランジスタ２８のゲートに外部電源電位ＶＣＣを与える。 - 特許庁

A decoder 53 selects, to data which is mediated by a first chip 7 and transferred to a DRAM 11 via a bus 15 and a second chip 9, wiring corresponding to priority which is assigned to the data among pieces of wiring 61, 63, 65 on the second chip 9.例文帳に追加

デコーダ５３は第１のチップ７で調停されてバス１５及び第２のチップ９を経由してＤＲＡＭ１１に転送されるデータに対して、第２のチップ９上の配線６１，６３，６５の中でそのデータに割り当てられている優先度に対応する配線を選択する。 - 特許庁

Since the SRAM and the DRAM utilizing a PFET require a less leakage current when the PFET is in an off-state and they require both of high switching speed when the PFET is in an on-state, it is useful that voltage of the Nwell comprising the PFET is variable.例文帳に追加

ＰＦＥＴを利用するＳＲＡＭ及びＤＲＡＭセルは、ＰＦＥＴがオフのときは少ない漏洩電流を、ＰＦＥＴがオンのときは高スイッチング速度の両方を必要とするので、ＰＦＥＴを含むＮウェルの電圧が可変であることは有用である。 - 特許庁

In the method for manufacturing a semiconductor device having the DRAM region provided with a stacked capacitor and the logic region on a semiconductor substrate, etching is performed when a cell plate pattern is formed in such a manner that an upper capacitor electrode layer 124 is left at least partly in the logic region.例文帳に追加

半導体基板上にスタックキャパシタを有するＤＲＡＭ領域と、ロジック領域とを有する半導体装置の製造方法において、セルプレートパターン形成時に、ロジック領域にも少なくとも部分的に上部キャパシタ電極層１２４を残してエッチングする。 - 特許庁

In a signal potential converting circuit for a DRAM, a P-channel MOS transistor(TR) 5 is connected in parallel to a P-channel MOS TR 6 for charging a node N6 and turned on in a pulsating way in response to a leading edge of an input signal VI.例文帳に追加

ＤＲＡＭの信号電位変換回路において、ノードＮ６を充電するためのＰチャネルＭＯＳトランジスタ６にＰチャネルＭＯＳトランジスタ５を並列接続し入力信号ＶＩの立上がりエッジに応答してＰチャネルＭＯＳトランジスタ５をパルス的に導通させる。 - 特許庁

By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (tREF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.例文帳に追加

クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔREF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁

To verify simultaneously these RAMs by a checker system for a short time by generating a verifying signal for each RAMs of which the number of columns is different, in a semiconductor integrated circuit provided with storage devices such as SRAM, DRAM, or the like of which the number of columns is different.例文帳に追加

カラム数が異なるＳＲＡＭ、ＤＲＡＭ等の記憶装置を備えた半導体集積回路において、これらのカラム数が異なるＲＡＭ別に検証信号を生成して、これ等ＲＡＭを同時にチェッカー方式により短時間で良好に検証する。 - 特許庁

A slit-like dummy pattern 7 is provided at the cell plate ends of a DRAM having a CUB(capacitor under bit line) structure with inner wall type cylinders, and the same material as that of stacked electrodes 8 is buried in the slit-like dummy pattern 7 as dam blocks for preventing the cylinder deformation at the cell plate ends.例文帳に追加

内壁型シリンダーを持つＣＵＢ（Ｃａｐａｃｉｔｏｒ ＵｎｄｅｒＢｉｔｌｉｎｅ）構造のＤＲＡＭのセルプレート端にスリット状のダミーパターン７を設け、このスリット状のダミーパターン７には、スタック電極８と同種の材質を埋め込んで、セルプレート端のシリンダー変形を防ぐ堤防としたことを特徴とする。 - 特許庁

In the case that the presence of Exif information and luminance information in image data is discriminated in steps S5 and S9, OSD (on-screen display) display data based on Exif information and luminance information are generated and are stored in the OSD area of the DRAM in steps S7 and S11.例文帳に追加

ステップＳ５，Ｓ９において、画像データにＥｘｉｆ情報や輝度情報が存在すると判定された場合、ステップＳ７，Ｓ１１において、Ｅｘｉｆ情報や輝度情報に基づいたＯＳＤ表示データが作成され、ＤＲＡＭのＯＳＤエリアに記憶される。 - 特許庁

To provide a semiconductor memory which is provided with a memory cell identical with that of a DRAM, operates in SRAM specifications, has a small chip size and a low power consumption, is inexpensive, has no access delay caused by a skew included in an address and generates no memory cell destruction.例文帳に追加

ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕様で動作する半導体記憶装置であって、チップサイズが小さく低消費電力かつ安価で、アドレスに含まれるスキューによるアクセスの遅延やメモリセル破壊を引き起こさない半導体記憶装置を提供する。 - 特許庁

The board terminals TA1-TA4 and TA21-TA24 among the board terminal group TGA of the module and the board terminals TB1-TB4 and TB21-TB24 among the board terminal group TGB are connected to the DRAM 22.例文帳に追加

そして、ＤＲＡＭ２２に対しては、モジュールの基板端子群ＴＧＡのうち、基板端子ＴＡ１〜ＴＡ４および基板端子ＴＡ２１〜ＴＡ２４が接続され、また、基板端子群ＴＧＢのうち、基板端子ＴＢ１〜ＴＢ４および基板端子ＴＢ２１〜ＴＢ２４が接続される。 - 特許庁