「dRAM」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

To provide a manufacturing method of a semiconductor device which suppresses cell leakage in a DRAM cell and is also suitable for microminiaturization.例文帳に追加

ＤＲＡＭセルのセルリークを抑制し、微細化にも好適な半導体装置の製造方法を提供することを目的とする。 - 特許庁

To provide a semiconductor integrated circuit device in which a plurality of DRAM blocks is provided without increasing an areal overhead.例文帳に追加

複数のＤＲＡＭブロックが、面積オーバーヘッドの増加を招くことなく、設けられた半導体集積回路装置を提供する。 - 特許庁

This method is a method for prepairing dynamic random access memory(DRAM) cells for write operation having a condition previously set.例文帳に追加

事前設定された状態を有する書込み動作のためにダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを準備する方法が開示される。 - 特許庁

In the tag mode, the data memory of an SRAM 2 as a secondary cache memory is used as the tag memory of a DRAM 4 as large capacity memory.例文帳に追加

タグ・モードでは、二次キャッシュメモリとしてのＳＲＡＭ２のデータメモリを大容量メモリであるＤＲＡＭ４のタグメモリとして利用する。 - 特許庁

The flash memory 143 is read, data are decoded and written in the DRAM 141, and an imaging signal is displayed (first reproducing mode).例文帳に追加

フラッシュメモリ１４３を読出し、復号してＤＲＡＭ１４１に書込むと共に、撮像信号を表示する（第１の再生モード）。 - 特許庁

When the memory test of a DRAM macro 2 is performed, a macro selection signal MSL is input into a decode circuit DC2 for decoding.例文帳に追加

ＤＲＡＭマクロ２に対してメモリテストを行う場合、マクロ選択信号ＭＳＬをデコード回路ＤＣ２に入力してデコードする。 - 特許庁

A plurality of the gate electrodes 3 are formed on a semiconductor board 1 having a DRAM area 101 and a logic area 102.例文帳に追加

ＤＲＡＭ領域１０１およびロジック領域１０２を有する半導体基板１上に複数のゲート電極３を形成する。 - 特許庁

The region averaging circuit 31 averages all the pseudo black pixel data and all the black pixel data stored in the DRAM 27.例文帳に追加

領域平均化回路３１はＤＲＡＭ２７に格納された全擬似黒色画素データと全黒色画素データを平均化する。 - 特許庁

To provide a technique for speeding up and at the some time, for relatively prolonging of the refresh time of a DRAM.例文帳に追加

ＤＲＡＭにおいて、高速化を実現すると同時にリフレッシュ時間を相対的に長くすることのできる技術を提供する。 - 特許庁

To provide a semiconductor device which includes a semiconductor memory such as a DRAM, and achieves the expansion of an operation margin or reduction of power consumption.例文帳に追加

ＤＲＡＭ等の半導体メモリを含む半導体装置において、動作マージンの拡大や消費電力の低減を実現する。 - 特許庁

To improve efficiency of a functional test of a logic mixed memory integrated circuit or the like incorporating plural DRAM macro-cells and to improve accuracy of the test.例文帳に追加

複数のＤＲＡＭマクロセルを搭載する論理混載メモリ集積回路等の機能試験を効率化し、その試験精度を高める。 - 特許庁

The region averaging circuit 33 stores in a DRAM 27 pseudo black pixel data and black pixel data constituting the image data.例文帳に追加

領域平均化回路３３は画像データを構成する擬似黒色画素データと黒色画素データとをＤＲＡＭ２７に格納する。 - 特許庁

After access to a first address and before access to a second address, it is determined whether precharge operation in a DRAM is necessary or not.例文帳に追加

第１のアドレスへのアクセス後、第２のアドレスへのアクセス前に、ＤＲＡＭにおいてプリチャージ動作が必要であるか否かを判定する。 - 特許庁

To provide a system, method, and apparatus for performing prefetch from a dynamic random access memory (DRAM) to a static random access memory (SRAM).例文帳に追加

ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）からスタティック・ランダムアクセスメモリ（ＳＲＡＭ）へのプリフェッチを行うシステム、方法及び装置を提供する。 - 特許庁

At this time, the decoded frames are re-encoded in an in-frame encoding unit 107, and re-encoded data is stored in the DRAM 112.例文帳に追加

このとき、復号化したフレームをフレーム内符号化部１０７で再符号化し、再符号化したデータをＤＲＡＭ１１２に記憶する。 - 特許庁

It is confirmed whether frames instructed to be displayed in a single-frame step is once completed the display, and stored in a DRAM 112 after being re-encoded.例文帳に追加

コマ送り指示されたフレームが一度表示を終え、再符号化されてＤＲＡＭ１１２に記憶されているか否かを確認する。 - 特許庁

Thereafter, the DRAM cells, including a boron-containing channel region are exposed to a high temperature caused by heat treatment to form a supporting device and so on.例文帳に追加

その後、ホウ素含有チャネル領域を含むＤＲＡＭセルは、支持デバイスを形成するなどの熱処理による高温にさらされる。 - 特許庁

A method of forming memory devices, such as DRAM access transistors, having recessed gate structures is disclosed.例文帳に追加

ＤＲＡＭアクセストランジスタのようなメモリデバイスであって、窪み付きゲート構造を有するメモリデバイスを形成する方法が開示されている。 - 特許庁

A DMA control circuit 34 reads image data from a rectangular area of the DRAM 20 and gives the image data to magnification circuits 30, 32.例文帳に追加

ＤＭＡ制御回路３４は、ＤＲＡＭ２０の矩形領域から画像データを読み出し、変倍回路３０，３２に供給する。 - 特許庁

A DRAM 219 is addressed in an address space 701 double by a real address area and a mirror address area.例文帳に追加

ＤＲＡＭ２１９は、アドレス空間７０１中において、実アドレス領域とミラーアドレス領域とに重複してアドレス付けされている。 - 特許庁

On receiving a predetermined command from the host, the HDD 1 saves the segment table 243 in the DRAM 24 to the flash memory 25.例文帳に追加

ＨＤＤ１は、所定のコマンドをホストから受信すると、ＤＲＡＭ２４上のセグメント・テーブル２４３をフラッシュ・メモリ２５にセーブする。 - 特許庁

A DMA control circuit 44 applies DMA transfer of an output of the magnification circuit 32 to a rectangular area of the DRAM 20 two-dimensionally.例文帳に追加

ＤＭＡ制御回路４４は変倍回路３２の出力をＤＲＡＭ２０の矩形領域に二次元的にＤＭＡ転送する。 - 特許庁

To provide a control circuit of a DRAM in which an access time can be shortened by separating control of delivery and reception of data from access control of a DRAM and starting the next access even in a halfway point of delivery and reception of data.例文帳に追加

本発明はＤＲＡＭの制御回路に関し、特にＤＲＡＭのアクセス制御と、データ授受の制御を切り離し、データの授受の途中でも次のアクセスを開始し、アクセス時間の短縮を可能とするＤＲＡＭの制御回路を提供することを目的とする。 - 特許庁

Data transfer is executed by the one bit unit or by the two or more bit units between the DRAM cell array 30 and an arithmetic circuit 32 in which arithmetic elements are arranged according to the pairs of the prescribed number of bit lines of the DRAM cell array, and an arithmetic operation corresponding to an instruction is executed in the arithmetic element.例文帳に追加

ＤＲＡＭセルアレイの所定数のビット線対に対応して演算エレメントが配置された演算回路（３２）との間で１ビット単位または複数ビット単位でデータ転送を実行し、演算エレメント内で命令に応じた演算を実行する。 - 特許庁

The signal wire 15 is connected with DRAM 13 in the circuit module 10, and the cut-off wire 22 is connected via a through-hole 19 adjacent to the signal wire 15 and DRAM 13, to then connect to the next circuit module.例文帳に追加

信号配線１５を回路モジュール１０内のＤＲＡＭ１３に接続すると共に、回路モジュール１０内の信号配線１５及びＤＲＡＭ１３に隣接するスルーホール１９を経由して、切断された配線２２を接続することで、次の回路モジュールに配線する。 - 特許庁

Data transfer between a DRAM and a SRAM is performed by providing separately data transfer circuits (81, 85, 82) having a latch function for transferring data from a SRAM array and data transfer circuits (83, 84, 86) having a latch function for transferring data from a DRAM array.例文帳に追加

ＳＲＡＭアレイからのデータを転送するラッチ機能を有するデータ転送回路（８１,８５,８２）とＤＲＡＭアレイからのデータを転送するデラッチ機能を有するータ転送回路（８３,８４,８６）を別々に設けてＤＲＡＭとＳＲＡＭとの間のデータ転送を実行する。 - 特許庁

When preparations for address signal fetch are made, the DRAM 230 asserts an address acknowledgement signal AA and sends a specific number of address signals from the bus master 210 to the DRAM 230 in order to transfer data.例文帳に追加

調停回路は、アドレスアクノリッジ信号をモニタし所定数のアドレスの転送が終了したと判断した時点で、前記データ転送が完了する前に、スレーブ選択信号および第1バスマスタへのバスグラント信号を解除し、第2バスマスタに対してバスグラント信号を出す。 - 特許庁

To provide memory architecture achieving read or write from the outside of an integrated circuit can be performed, or data transfer between unconcerned DRAM sub-arrays while transferring or reading data from a memory cell specified with the same address to a second DRAM subarray.例文帳に追加

同じアドレス指定されたメモリセルからのデータを第２のＤＲＡＭサブアレイへ転送または読出しつつ、集積回路外部からの読出または書込を可能にし、もしくは、無関係のＤＲＡＭサブアレイ同士間でデータを転送することが可能なメモリアーキテクチャを提供する。 - 特許庁

The refresh control circuit 10 counts the number of times the interrupt signal REFTEND has been asserted, and during the idle state in which the DRAM 200 can be accessed externally, asserts the interrupt subroutine start signal IJMP for refreshing the count and the DRAM 200.例文帳に追加

リフレッシュ制御回路１０は、割込信号ＲＥＦＴＥＮＤがアサートされた回数をカウントし、ＤＲＡＭ２００が外部からアクセス可能なアイドル状態において、カウントした回数、ＤＲＡＭ２００をリフレッシュさせるための割込サブルーチン開始信号ＩＪＭＰをアサートする。 - 特許庁

In a CPU of this navigation device, programs 41-43 belonging to a resident group among a plurality of programs 441-45 in an external storage part 16 are made to reside in a DRAM 17b, and programs 44, 45 which do not belong to the resident group are not allowed to reside in the DRAM 17b.例文帳に追加

ナビゲーション装置のＣＰＵは、外部記憶部１６中の複数個のプログラム４４１〜４５のうち、常駐グループに属するプログラム４１〜４３を、ＤＲＡＭ１７ｂに常駐させ、常駐グループに属さないプログラム４４、４５を、ＤＲＡＭ１７ｂに常駐させない。 - 特許庁

In accessing a synchronous DRAM having a long waiting time, the bus system makes all the bus masters each having a bus use right operate as if they have obtained the bus use right to acquire necessary drive information, whereby the access bandwidth of the synchronous DRAM is optimized by using a bus interleaving method.例文帳に追加

また、長い待機時間を有する同期ＤＲＡＭのアクセス時、バス使用権がある全てのバスマスタにバス使用権を得たように動作させて、必要な駆動情報を獲得し、バスインターリービング方式を利用して同期ＤＲＡＭのアクセス帯域幅を最適化する。 - 特許庁

To suppress the occurrence of the step of an interlayer insulating film between a DRAM region and a logic region without causing any trouble, such as the increase etc., of parasitic capacitance, and at the same time, more accurately adjust the depth of a plate contact in a semiconductor device mixedly palletizing a DRAM.例文帳に追加

ＤＲＡＭ混載半導体装置において、寄生容量の増大等の不具合を伴うことなくＤＲＡＭ領域とロジック領域の間における層間絶縁膜の段差の発生を抑制することと共に、プレートコンタクトの深さをより正確に調整する。 - 特許庁

Next, the memory controller 20 counts the number of clocks of the internal clock for receiving, after an OUT 1 command has been issued to the DRAM 30_2 until reception of a high-level data signal from the DRAM 30_2 as a DQ data signal and holds the counted number as the number of delayed clocks.例文帳に追加

次いで、メモリコントローラ２０は、ＤＲＡＭ３０_２に対してＯＵＴ１コマンドを発行してから、ＤＲＡＭ３０_２からＤＱデータ信号としてハイレベルデータ信号を受けるまでの間、受信用内部クロックのクロック数をカウントし、遅延クロック数として保持する。 - 特許庁

The operation clock of the DRAM block 14 is set at a frequency higher than a system clock of the logic circuits 11, 12, and 20-bit output D1, D2 of the logic circuits 11, 12 are serial/parallel-converted to 60-bit data DI, and are written in the DRAM block 14.例文帳に追加

ＤＲＡＭブロック１４の動作クロックは論理回路１１，１２のシステムクロックよりも高い周波数に設定されており、論理回路１１，１２の２０ビット出力Ｄ１，Ｄ２は、６０ビットデータＤＩにシリアル／パラレル変換されてＤＲＡＭブロック１４に書き込まれる。 - 特許庁

To provide a low temperature wet etching method for a highly insulated thin layer which is advantageous for manufacturing a highly insulated gate insulating layer of a CMOS, an insulating film of a highly insulated capacitor of a DRAM, and the like and solves a problem of forming ruggedness over silicon in an active area or over USG in an isolate block.例文帳に追加

CMOSの高絶縁性ゲート絶縁層やDRAMの高絶縁性コンデンサの絶縁膜製造に有利で且つアクティブエリアのシリコンや隔離区のUSGに凹凸を形成する問題を解決するべく高絶縁性薄層の低温ウェットエッチング法を提供する。 - 特許庁

The parity operation is performed in the first parity operation part or the second parity operation part while the corresponding data to the parity operation is sent in a block through an optical input-output part to the disk array from the first DRAM or the second DRAM provided in a pair with each parity operation part.例文帳に追加

第１パリティ演算部及び第２パリティ演算部におけるパリティ演算は、組となって設けられた第１ＤＲＡＭ又は第２ＤＲＡＭから光入出力部を介してディスクアレイにパリティ演算する分のブロック単位のデータを送信している間に行なう。 - 特許庁

To provide memory architecture in which read-out or write-in from the outside of an integrated circuit can be performed by transferring or reading out data from a memory cell specified with the same address to a second DRAM subarray, or the transferring of data between unconcerned DRAM sub-arrays can be performed.例文帳に追加

同じアドレス指定されたメモリセルからのデータを第２のＤＲＡＭサブアレイへ転送または読出しつつ、集積回路外部からの読出または書込を可能にし、もしくは、無関係のＤＲＡＭサブアレイ同士間でデータを転送することが可能なメモリアーキテクチャを提供する。 - 特許庁

To provide a data input/output method which can minimize losses of data interruption at the time of switching between reading and writing in a DRAM using a common input/output section for reading and writing data, and to provide a DRAM.例文帳に追加

本発明の目的は、データの読み出し、書き込みに共通入出力部を用いたＤＲＡＭにおいて、その読み出しと書き込み間の切替え時に、バーストが途切れてしまうロスを最小限に出来るデータ入出力方法及びＤＲＡＭを提供することにある。 - 特許庁

After that, the DRAM part is DC-tested in a step 107, the DRAM part is judged to be good or defective in a step 108 from the result, and the entire LSI is inspected on and after a step 109 if it is good while the inspection completes if defective.例文帳に追加

それらを行った後にステップ１０７でＤＲＡＭ部のＤＣテストを行い、その結果からステップ１０８でＤＲＡＭ部が良品か不良品かを判断し、良品ならばステップ１０９以降でＬＳＩ全体の検査を行い、不良品ならば検査を終了する。 - 特許庁

DRAM devices and SRAM devices have a NAND interface system (interface system in which the same pin is commonly used for an address and data) so as to be coupled directly to a bus (address/data bus and control bus) of a NAND flash memory device connected to a microprocessor.例文帳に追加

本発明によると、DRAM装置及びSRAM装置はマイクロプロセッサーに連結されたNAND型フラッシュメモリ装置のバス（アドレス/データバス及び制御バス）に直接連結されるようにNANDインターフェイス方式（同一のピンがアドレス及びデータに共通に使用されるインターフェイス方式）を有する。 - 特許庁

The word line drive ground voltage feed line VssW of this DRAM device is so arranged as to have a mesh structure.例文帳に追加

本発明よるＤＲＡＭ装置のワードライン駆動用接地電圧供給ラインＶｓｓＷは、メッシュ構造を有するように配置される。 - 特許庁

To provide a DRAM which is reduced in malfunction caused by noise by reducing the parasitic capacitance between groove-type stack cell capacitors in a memory cell area.例文帳に追加

メモリセル領域における溝型スタックセルキャパシタ間の寄生容量を低減し、ノイズによる誤動作を抑制したＤＲＡＭを提供する。 - 特許庁

The compressed image data are transferred to the front engine 4, and recorded in a recording medium 9 together with the RAW images in the DRAM 4b.例文帳に追加

この圧縮画像データは、フロントエンジン４に転送され、ＤＲＡＭ４ｂ内のＲＡＷ画像とともに記録媒体９に記録される。 - 特許庁

A memory error is detected in relation to at least one dynamic random access memory (DRAM) unit 452 on a particular memory module 450.例文帳に追加

メモリエラーは、特定のメモリモジュール４５０上の少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）４５２ユニットに関連して検出される。 - 特許庁

A compressed music data read out at high rate from a playback MD 1 by a read-out system is written in DRAM 14 and read out therefrom at low rate.例文帳に追加

読み取り系が再生用MD１から高レートで読み取った圧縮音楽データはDRAM14に書き込まれ、該DRAM14からは低レートで読み出される。 - 特許庁