「data cells」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

Since an optical path is formed to each node apparatus 100 independently respectively, a channel can be shared with each of coaxial cables connected in parallel and each coaxial cable can divide terminals into cells in a data flowing direction.例文帳に追加

各ノード装置１００にそれぞれ独立して光経路が作成されるので、並列関係にある各同軸ケーブルに対して共通にチャネルを割り振ることができ、各同軸ケーブルではデータの流れる方向にそって端末装置をセル分けすることができる。 - 特許庁

A data electrode 11 of the discharging cells has a protruded part 11a protruding in parallel with the direction in which display electrodes 5 are arranged, and a dielectric layer 3 has at least one recess 16 overlapping with the display electrode 5.例文帳に追加

放電セルにおいて、データ電極１１は、表示電極５の配列方向に対して平行に突出した突出部１１ａを有し、且つ誘電体層３が、表示電極５と重なり合う凹部１６を少なくとも一つ備えるものとする。 - 特許庁

To solve problems that a simultaneous write access to a number of memory cells connected in parallel in a data line direction, i.e. multiplex selection, is inhibited as a memory function, and in a memory array of the above constitution, a write access time is long and test time cannot be shortened.例文帳に追加

データ線方向に並列に多数接続されたメモリセルへの同時書込みアクセス、すなわち、セル多重選択は、メモリ機能的に禁止であり、前記のような構成のメモリアレイでは、書込みアクセスが長く、テスト時間の短縮が図れない。 - 特許庁

A flash memory comprises memory cell arrays MA and MB including nonvolatile memory cells; multi-value flag parts 15A and 15B, and a control CPU 16 for controlling writing, reading and erasing of data to the memory cell arrays and the multi-value flag parts.例文帳に追加

本発明の実施の形態によるフラッシュメモリは、不揮発性メモリセルを含むメモリセルアレイＭＡ、ＭＢと、多値フラグ部１５Ａ、１５Ｂと、メモリセルアレイおよび多値フラグ部に対するデータの書込み、読出し、消去を制御する制御用ＣＰＵ１６とを備える。 - 特許庁

The photodiode cell DS does not exist at an originally existing position by being replaced with the TEG cell TS1, and the image lacks, but it is complemented with image data of the photodiode cells DS(A)-DS(H) adjoined with the TEG cell TS1 allowing the lack.例文帳に追加

ＴＥＧセルＴＳ１に置き換わることにより、フォトダイオードセルＤＳが本来あるべき位置に無くなり、そこの画像が欠落するが、欠落を許容するかＴＥＧセルＴＳ１と隣り合うフォトダイオードセルＤＳ（Ａ）〜ＤＳ（Ｈ）の画像データで補完する。 - 特許庁

In verify-read operation at the time of write, any of reference cells RC01, RC02, RC11, RC12, RC21 and RC22 is selected in accordance with write data and the same voltage as that at the time of the read operation is given, and a reference current value Iverify for verify-read is compared with a cell current.例文帳に追加

書き込み時のベリファイ読み出し動作では、書き込みデータに応じて参照セルＲＣ０１，ＲＣ０２，ＲＣ１１，ＲＣ１２，ＲＣ２１，ＲＣ２２のいずれかを選択して読み出し動作と同じ読み出し電圧を与え、ベリファイ読み出し用基準電流値Ｉｖｅｒｉｆｙとセル電流を比較する。 - 特許庁

The ATM switch 1 monitors cell transmission/reception signal from the PHYs 2-4 to decide to/from which of the PHYs 2-4 the cell transmission/reception is made, the control data generated on the basis of this decision are added to cells and transmitted to the 1st stage PHY 2.例文帳に追加

ＡＴＭスイッチ１はＰＨＹ２〜４からのセル送受信信号を監視して、いずれのＰＨＹ２〜４とセルの送受信を行うかを決定し、この決定に基づいて作成した制御データをセルに付加して初段のＰＨＹ２に送信する。 - 特許庁

In response to the write command and a precharge command, the control signal generating circuit 32 generates active enable signals ϕWBA0 and ϕWBA1 and the read preamplifier and write buffers 9a and 9b write data stored in FIFOs 8a and 8b to memory cells 1a and 1b.例文帳に追加

ライトコマンド、プリチャージコマンドに応答して、制御信号発生回路３２は活性のイネーブル信号φＷＢＡ０，φＷＢＡ１を発生し、リードプリアンプ＆ライトバッファ９ａ，９ｂは、ＦＩＦＯ８ａ，８ｂに記憶されたデータをメモリセル１ａ，１ｂへ書込む。 - 特許庁

After performing floor planning for determining the placing position, the shape and the pin position of each layer included in inputted logic design data, cells being connected with hierarchical pins are placed temporarily at the shortest distance from the pins while allowing overlap in each hierarchy.例文帳に追加

入力した論理設計データに含まれる各階層の配置位置と形状とピン位置を決定するフロアプランを行なった後、各階層内において、階層ピンに接続するセルを重なりを許してピンからの最短距離に仮配置する。 - 特許庁

At least a given one of the scan cells of the scan chain comprises output control circuitry which is configured to disable a functional data output of the scan cell in the scan shift mode of operation and to disable a scan output of the scan cell in the functional mode of operation.例文帳に追加

スキャンチェーンのスキャンセルの少なくとも所与の１つは、スキャンシフト動作モードではスキャンセルの機能データ出力をディスエーブルし、機能動作モードではスキャンセルのスキャン出力をディスエーブルするように構成された出力制御回路を備える。 - 特許庁

A memory cell selected to have one of a plurality of states is programmed in multibit data, and a programmed memory cell belonging to a predetermined area of a threshold voltage distribution where the programmed memory cells of the respective states is detected.例文帳に追加

複数の状態のうちのいずれか１つを有するように選択されたメモリセルがマルチビットデータにプログラムされ、前記各状態のプログラムされたメモリセルが分布された閾値電圧分布の所定領域に属するプログラムされたメモリセルが検出される。 - 特許庁

The arbitration circuit is operated in combination with the arbitration circuit of other crossbar cells associated with the same data output route to selectively modify a voltage on a plurality of bit lines in order to apply an adaptive priority scheme.例文帳に追加

アービトレーション回路は、適応型優先順位スキームを適用するために、同じデータ出力経路と関連する他のクロスバーセルのアービトレーション回路と組み合わせて動作して、該複数のビット線上の電圧を選択的に修正するように動作可能である。 - 特許庁

To provide write-in architecture used in a magnetic random access memory(MRAM) device in which adjacent cells in an array are not disturbed with a harmful form, preservation of data stored in the array is improved, and individual memory cell in the array can be selected.例文帳に追加

アレイ内の隣接セルを害のある形で擾乱せず、そこに保管されたデータの保全性を高める、アレイ内の個々のメモリ・セルの選択を可能にする、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス内で使用される書込アーキテクチャを提供する。 - 特許庁

A handwritten data output processor 10 includes a display unit 2014 where cells are configured in a matrix, and a handwriting input unit 12 configured integrally with an input tablet 202 placed in front of an input display device 201 and having translucency.例文帳に追加

手書きデータ出力処理装置１０は、セルをマトリックス状に構成させた表示部２０１４と、入力表示装置２０１の前面に配置され透光性を有する入力タブレット２０２を一体に構成させた手書入力部１２とを備える。 - 特許庁

Consequently, the wiring length of a bit line in a memory array is shortened and load capacity is reduced, and at the same time, the current consumption can be made constant in data reading or writing from/to memory cells of a variety of addresses within the memory.例文帳に追加

このようにすることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を一定にできる。 - 特許庁

This system comprises a camera 9 for photographing a medium under cell culture via a microscope, multivaluating means 3 and 5 for multivaluating two-dimensional image data photographed by the camera 9, and run length measuring means 3 and 5 for determining the run length of an image data portion corresponding or not corresponding to cells in a straight measurement line crossing the two-dimensional image data multivaluated by the means 3 and 5.例文帳に追加

顕微鏡を介して細胞培養している培地を撮影するカメラ９と、カメラ９で撮影した２次元画像データを多値化する多値化手段３、５と、多値化手段３、５で多値化した２次元画像データを横切る直線状の計測ラインにおける細胞に対応する画像データ部分のランレングス、または、細胞に対応していない画像データ部分のランレングスを求めるランレングス計測手段３、５とを備えた構成とする。 - 特許庁

This circuit is provided with a memory 10 provided with an additional memory cell for storing defective data bit information on a memory cell, a comparing circuit 20 comparing output data DATO of the memory 10 with its expected value EXP for each data bit, and a BIST circuit 30 generating a required and sufficient test input pattern for detecting the defect of memory cells constituting the memory 10 and the expected value EXP and controlling test sequence.例文帳に追加

メモリセルの不良データビット情報を格納するための付加メモリセルを備えたメモリ１０と、そのメモリ１０の出力データＤＡＴＯとその期待値ＥＸＰをデータビットごとに比較する比較回路２０と、そのメモリ１０を構成するメモリセルの不良を検出するために必要十分なテスト入力パターンおよび上記期待値ＥＸＰを発生しテストシーケンスをコントロールするＢＩＳＴ回路３０とを備えた。 - 特許庁

A method for driving a plasma display panel drives a plasma display panel which composes one field by using a plurality of subfields each having an initialization period, a writing period and a maintenance period, and is provided with a plurality of discharge cells having scanning electrodes, maintenance electrodes and data electrodes where the data electrodes are divided into a plurality of groups, and voltages are individually applied to the data electrodes in group units in the maintenance period of a prescribed subfield.例文帳に追加

初期化期間と書込み期間と維持期間とを有するサブフィールドを複数用いて１つのフィールドを構成し、走査電極と維持電極とデータ電極とを有する放電セルを複数備えたプラズマディスプレイパネルを駆動するプラズマディスプレイパネルの駆動方法であって、データ電極は複数のグループに分けられ、所定のサブフィールドの維持期間において、データ電極に対して、グループ単位に別々に電圧を印加する。 - 特許庁

A first writing changes resistance of a plurality of memory cells MCs connected to a word line oWL to a first state using current flowing from a source line SL to a plurality of bit lines BLs, and a second writing changes the resistance of the memory cells MCs to a second state using current flowing from the bit lines BLs to the source line SL based on data stored in a sense amplifier 13 after performing the first writing.例文帳に追加

第１の書き込みは、ソース線ＳＬから複数のビット線ＢＬへ流れる電流で、ワード線ｏＷＬに接続された複数のメモリセルＭＣの抵抗を第１状態に変化させ、第２の書き込みは、第１の書き込みを行った後にセンスアンプ１３が保持するデータに基づいて、ビット線ＢＬからソース線ＳＬへ流れる電流でメモリセルＭＣの抵抗を第２状態に変化させる。 - 特許庁

When it is in a burst mode, an address decoder 50 outputs internal address signals AN and ANB and block coding signals ANI-I and ANO-I, the data of plural memory cells connected to a same word lines W/L of memory cell blocks 61 to 64 are simultaneously read and a multiplexer 100, which is controlled by a decoding signal COS from a counter 40, successively outputs the data to the external.例文帳に追加

バーストモード時には、アドレスデコーダ５０が内部アドレス信号ＡＮ，ＡＮＢ及びブロックコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを出力することにより、メモリセルブロック６１〜６４の同じワードラインＷ／Ｌに接続する複数のメモリセルのデータが同時にリードされ、カウンタ４０からのデコーディング信号ＣＯＳにより制御されるマルチプレクサー１００により順次外部に出力される。 - 特許庁

This gravure printing plate engraving stylus monitoring device comprises at least an image photographing means for photographing engraving cells formed on the surface of a gravure printing plate and obtaining image data and a cell-shape arithmetic means which seeks the ratio between the peripheral length and the area of a cell based on the image data and compares the obtained ratio to a normal value and judges the comparison results and the monitoring method is provided.例文帳に追加

グラビア版面に形成した彫刻セルを撮像し、画像データを得る撮像手段と、前期画像データからセルの周囲長と面積の比を求めるとともに正常値との比較判定を行うセル形状演算手段とを少なくとも備えることを特徴とするグラビア版彫刻針監視装置及びその監視方法を提供する。 - 特許庁

In the semiconductor device, a memory array where multiple memory cells of SRAM are arranged, a first peripheral circuit which writes data in the memory array and reads data therefrom, and multiple units of layout each including a switch group for interrupting connection of the memory array and the first peripheral circuit with a power supply line are arranged.例文帳に追加

本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 - 特許庁

This memory includes an array of magnetic memory cells 40 to 43, each containing a data memory layer (data layer) having an easy axis and an array of conductors 20, 21, 30, 31, each having an orientation angle with respect to the easy axis selected in advance, so as to increase a semi- selection margin HM in the magnetic memories 10, 40.例文帳に追加

磁化容易軸を有するデータ記憶層（データ層６２）を各々が含んでいる磁気メモリセル（４０〜４３）のアレイと、磁気メモリ（１０，４０）における半選択マージンＨ_Mを増大するように予め選択されている前記磁化容易軸に対する配向角度を各々が有している導体（２０，２１、３０，３１）のアレイとをそれぞれ具備する。 - 特許庁

To provide a self-monitoring device of a main signal processing circuit in communication equipment for improving the precision of failure detection due to an HEC error even when a data cell is a low rate, and a plurality of empty cells are inserted into a band other than the data cell, and for preventing circuit configurations from being complicated by using an HEC error detection part in a conventional technology.例文帳に追加

データセルが低レートで、データセル以外の帯域に空きセルが多く挿入された場合においてもＨＥＣ誤りによる故障検出の精度を向上させ、また、従来技術のＨＥＣ誤り検出部を使用して回路構成が複雑にならない通信装置内の主信号処理回路の自己監視装置を得ることを目的とする。 - 特許庁

The semiconductor memory device is the semiconductor memory device that stores data in memory cells holding data in accordance with a threshold voltage and that reads out it, and the device includes a reference current generating circuit having a reference current generating part, and an amplifier part outputting a reference current to wiring from an output terminal based on an output of the reference current generating part.例文帳に追加

半導体記憶装置は、しきい値電圧に応じたデータを保持するメモリセルにデータを記憶し、読み出すことが可能な半導体記憶装置であって、基準電流生成部と、基準電流生成部の出力に応じて出力端子から配線に基準電流を出力するアンプ部と、を有する基準電流生成回路を備える。 - 特許庁

A data path from a defect DQ line to a corresponding DQ buffer is switched to a data path to the DQ buffer from the spare DQ line and the memory cell where the defect occurs is replaced with the spare memory, so that even if the memory cell becomes defective owing to secular change after the memory cells are built in the system, the memory cell can be relieved without causing the system itself to become defective.例文帳に追加

不良ＤＱ線から対応するＤＱバッファへのデータパスを、スペアＤＱ線からＤＱバッファへのデータパスに切り替えて不良が発生したメモリセルをスペアメモリセルに置換することにより、システムに組み込んだ後で、経年変化等によってメモリセルに不良が発生した場合でもシステムそのものを不良にすることなく救済が可能となる。 - 特許庁

This data verification device 21 extracts a graphic range information showing the range of graphics of a cell and possessive layout information for referring to the cells of a lower layer in a hierarchical structure from layout data, and stores a virtual hierarchy expansion table in which at least either the graphic range information or the possessive layout information is associated with each cell in a storage device.例文帳に追加

データ検証装置２１は、レイアウトデータから、セルが有する図形の範囲を示す図形存在範囲情報と、階層構造における下層のセルを参照する所有配置情報とを抽出し、各セルに図形存在範囲情報及び所有配置情報の少なくとも一方を関連付けた仮階層展開テーブルを記憶装置に記憶する。 - 特許庁

The liquid crystal display device comprising a source driver including a D/A converter for outputting analog signals corresponding to gradation data input, a triangular wave generator for outputting triangular wave signals, and a comparator for applying data voltage to each pixel which include OCB liquid crystal cells by comparing the analog signals with the triangular wave signals.例文帳に追加

本発明の液晶表示装置は、入力される階調データに対応するアナログ信号を出力するＤ／Ａコンバータと、三角波信号を出力する三角波発生器と、前記アナログ信号と前記三角波信号とを比較して、ＯＣＢ液晶セルを含む画素各々にデータ電圧を印加する比較器とを含むソースドライバを備える。 - 特許庁

To reduce the number of setting pieces of VPCs and VCCs with a carrier side while providing VP or VC service to an ATM terminal and to obtain a statistical multiple effect by applying adaptation processing to an ATM cell after VPI/VCI exchange processing by means of a VC switch and then dividing data unit into ATM cells.例文帳に追加

ＡＴＭ交換機を用いて、加入者へＶＰ、又は、ＶＣサービスを提供しようとする場合、網側での限られたＶＰＩ／ＶＣＩを有効に用いてＶＰＣ、ＶＣＣの設定本数を低減し、かつ、統計多重効果による帯域節減を図る。 - 特許庁

To provide a semiconductor storage device which can read out data from a storage area stably by preventing a decrease of power source voltage at the inside of the device, in the semiconductor storage device having the storage area consisting of a plurality of electrically rewritable memory cells.例文帳に追加

電気的に書き換え可能な複数のメモリセルからなる記憶領域を有する半導体記憶装置において、装置内部での電源電圧の低下を防止し、安定して記憶領域からのデータの読み出しが可能な半導体記憶装置を提供する。 - 特許庁

Detection is made for a nonselected line, in which all discharging cells formed on one display line in a subfield do not become the objects for selected discharge, for every subfield and pixel data writing scanning is conducted only for the display lines excluding the nonselected line.例文帳に追加

各サブフィールド毎に、そのサブフィールドにおいて１表示ライン上に形成されている放電セルの全てが選択放電の対象とはならない非選択ラインを検出し、この非選択ラインを除く表示ラインに対してのみに画素データ書き込み走査を行う。 - 特許庁

The ferroelectric memory device 100 comprises: a plurality of bit lines BL1-BLn; a plurality of memory cells MC storing data; a sense amplifier 150; and a positive charge cancellation circuit 190 extracting a positive charge charged to each of the plurality of bit lines BL1-BLn.例文帳に追加

強誘電体メモリ装置１００は、複数のビット線ＢＬ１〜ＢＬｎと、データを記憶する複数のメモリセルＭＣと、センスアンプ１５０と、複数のビット線ＢＬ１〜ＢＬｎのそれぞれに帯電する正電荷を引き抜く正電荷キャンセル回路１９０とを備える。 - 特許庁

A method used in a wireless communication system including a plurality of cells includes transmitting to a mobile device from a source enhanced Node B, and sending a Packet Data Convergence Protocol (PDCP) status report to a target enhanced Node B.例文帳に追加

複数のセルを含む無線通信方式で使用される方法であって、ソース拡張Ｎｏｄｅ Ｂから移動体装置に送信すること、およびパケットデータコンバージェンスプロトコル（ＰＤＣＰ）状況報告をターゲット拡張Ｎｏｄｅ Ｂに送信することを備える方法。 - 特許庁

This semiconductor device is provided with a plurality of function reconstitution cells having respectively the memory circuit (20) and a control circuit (21) in order to attain the variable logic function, and controls autonomously a read address of the memory circuit for storing a truth value data.例文帳に追加

可変論理機能を実現するためにそれぞれ記憶回路（２０）と制御回路（２１）を有する複数の機能再構成セルを備え、真理値データを格納する記憶回路の読み出しアドレスを機能再構成セルの記憶情報によって自律的に制御する。 - 特許庁

The duplication is performed in a manner that for multi-state memory system employing a two-pass programming technique for successively programming the multi-bits of the same set of memory cells, any programming error in the second pass will not corrupt the data established by the first pass.例文帳に追加

メモリセルの同一のセットのマルチビットを順次にプログラムするための２パスプログラミング手法を使用する多状態メモリシステムについて、第１のパスによって確立されたデータが第２のパスにおけるいかなるプログラミングエラーによっても破損されないように、複製が行われる。 - 特許庁

A memory array includes memory cells 101 arranged in an array shape, a plurality of word lines 102, and a plurality of bit lines 103, and is divided into use areas used for data storage and a separation area for separating use areas in a bit line direction.例文帳に追加

メモリアレイは、アレイ状に配置されたメモリセル１０１と、複数のワード線１０２と、複数のビット線１０３とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。 - 特許庁

To provide a control method for a semiconductor memory device and a semiconductor memory device in which a period of pre-charge performed after finish of continuous access operation can be shortened without deteriorating restore-voltage for memory cells and delaying a data access time.例文帳に追加

メモリセルへのリストア電圧の劣化や初期のデータアクセス時間の遅れを伴うことなく、連続アクセス動作の終了後に行なわれるプリチャージ期間を短縮することが可能な半導体記憶装置の制御方法および半導体記憶装置を提供すること - 特許庁

An intra-cell total input/output capacity sum Cio of a selected cell is found while utilizing the input load capacity and output load capacity of cells registered in a cell library data base 1A in a step S12 and inter-cell wiring capacity Cic is found in a step S13.例文帳に追加

ステップＳ１２で、セルライブラリデータベース１Ａに登録されたセルの入力負荷容量及び出力負荷容量を利用して、選択されたセルのセル内入出力負荷容量総和Ｃiｏを求め、ステップＳ１３でセル間配線容量Ｃicを求める。 - 特許庁

The semiconductor memory device 20 comprises: a memory 21 which has a plurality of memory blocks having memory cells capable of storing a plurality of different kinds of data which require memory areas having different characteristics; and a memory controller 22 for managing the memory by using each of the memory blocks as a deletion unit.例文帳に追加

半導体記憶装置２０は、異なる特性のメモリ領域を必要とする複数種類のデータを記憶可能なメモリセルからなる複数のメモリブロックを有するメモリ部２１と、各メモリブロックを消去単位としてメモリ部を管理するメモリコントローラ２２とを有する。 - 特許庁

A plurality of memory cells are formed in the straight linear active region whereby the generation of a bent part in the active regions and the deterioration of characteristics of the memory cell caused by the bent part are prevented whereby the microfabrication and improvement of data retaining characteristics of the memory cell are contrived.例文帳に追加

複数のメモリセルを直線状をした活性領域内に形成することで、活性領域に屈曲部が生じることを防止し、屈曲部が要因となるメモリセルの特性劣化を防止し、メモリセルの微細化を図るとともにデータ保持特性の改善を図る。 - 特許庁

Receiving circuit parts of the respective ports are provided with frame synchronizing parts 3 to synchronize frames, pointer synchronizing parts 7 to synchronize pointers, cell synchronizing parts 8 to synchronize cells from pieces of received data and clock control parts 2 to monitor/detect the respective receiving synchronization states of the synchronizing parts 3, 7 and 8.例文帳に追加

各ポートの受信回路部に、受信データよりフレーム同期をとるフレーム同期部３と、ポインタ同期をとるポインタ同期部７と、セル同期をとるセル同期部８と、これらの同期部３，７，８の各受信同期状態を監視・検出するクロック制御部２とを有する。 - 特許庁

At the peripheral part of the TFT substrate 10, insulator films 21 for adjusting thickness of cells are formed as patterns over a part in which intersection parts of both wirings 14, 16 at least in either the wirings 14 for scanning signal or the wirings 15 for data signal are excepted.例文帳に追加

ＴＦＴ基板１０の周縁部において、走査信号用配線１４およびデータ信号用配線１５の少なくともいずれか一方における両者の交差部を除いた部分上に、セル厚調整用絶縁膜２１がパターン形成されている。 - 特許庁

To provide a non-volatile semiconductor memory device in which an access time to data is shortened and control and constitution of hardware are simple for preventing defective cells caused by many number of times of write/erasure in a memory cell of a nonvolatile semiconductor memory device.例文帳に追加

不揮発性半導体記憶装置のメモリセルにおける、多くの書込み/消去回数によって発生する欠陥セルを回避することにおいて、データのアクセス時間を短縮し、制御およびハードウェア構成が簡単である不揮発性半導体記憶装置を提供する。 - 特許庁

The activation signal is generated by selecting one of a plurality of dummy bit lines 34a, 35b, 35c in which the number of dummy cells 32 for extracting electric charges being connected differs depending on distance between the memory cell from which read-out is performed and the sense amplifier when data is read out.例文帳に追加

データを読み出す際、読み出しを行なうメモリセルとセンスアンプとの距離によって、接続されている電荷引き抜き用のダミーセル３２の数が異なる複数のダミービット線３５ａ、３５ｂ、３５ｃのうち１つを選択することによって活性化信号を生成する。 - 特許庁

When writing data in memory cells MC2, MC8, potentials of bit lines BL1, BL2 are brought into a writing potential VCCW and potentials of bit lines BL3, BL4 are brought into a grounding potential GND by a switch controlling circuit 30 and a feeding circuit SUO.例文帳に追加

メモリセルＭＣ２およびＭＣ８に対してデータを書込む場合、スイッチ制御回路３０および供給回路ＳＵ０により、ビット線ＢＬ１およびＢＬ２の電位が書込電位ＶＣＣＷになり、ビット線ＢＬ３およびＢＬ４の電位が接地電位ＧＮＤになる。 - 特許庁