「data-bit」に関連した英語例文の一覧と使い方(54ページ目) - Weblio英語例文検索

Write bit lines (WBL0, WBL1) are arranged in a direction orthogonal to an easy axis (EX) of magnetization of a variable magnetoresistive element (VR), and write bit line drive circuits (22U, 22L) supply currents to the bit lines in directions corresponding to write data.例文帳に追加

可変磁気抵抗素子（ＶＲ）の磁化容易軸（ＥＸ）と直交する方向に書込ビット線（ＷＢＬ０，ＷＢＬ１）を配置し、書込ビット線ドライブ回路（２２Ｕ，２２Ｌ）により、書込データに応じた方向に、書込ビット線に電流を流す。 - 特許庁

The key K1 is synthesized with m-bit key K11 of one bit or more, a synthetic key K larger than n-bit is generated, the data is encrypted again by a relay first layer encryption part 24 using the synthetic key K and transmitted to a receiving side device 3.例文帳に追加

前記鍵Ｋ１と、１ビット以上のｍビットの鍵Ｋ１１とを合成しｎビットより大きい合成鍵Ｋを生成し、それを用いて再びデータを中継第１層暗号化部２４によって暗号化し、受信側装置３に伝送する。 - 特許庁

A bit plane macro block layer decoder 103 performs, to intermediate data stored in the storage unit 102, differential decoding in a macro block layer to obtain a bit plane decoded result b and then outputs the bit plane decoded result b to a macro block layer decoder 530.例文帳に追加

ビットプレーンマクロブロックレイヤ復号部１０３は、記憶部１０２に記憶された中間データに対して、マクロブロックレイヤで差分復元を行ってビットプレーンデコード結果ｂを得、このビットプレーンデコード結果ｂをマクロブロックレイヤ復号部５３０に出力する。 - 特許庁

To form a master bit stream that can be scaled to form a scaled bit stream having an arbitrarily prescribed data rate and to decode the scaled bit stream to reconstruct audio signals.例文帳に追加

任意に規定されたデータ転送速度を有するスケール調節されたビットストリームを形成するようにスケール調節できるマスタービットストリームを形成すること、および該スケール調節されたビットストリームをデコード化してオーディオ信号を再構成することである。 - 特許庁

In a cryptanalysis by a power differential analysis, the duplicate bit information of key bit information applied to a data converting part in a round function part is extracted, duplicated search processing is eliminated, and search processing is applied only to a new bit.例文帳に追加

電力差分解析による暗号解析において、ラウンド関数部内のデータ変換部に適用される鍵ビット情報の重複ビット情報を抽出し、重複した探索処理を排除し、新規ビットについてのみ探索処理を実行する。 - 特許庁

A plurality of bit lines for inputting/outputting data for a memory cell 1 arranged in a matrix form are constituted of a plurality of bit line pairs BLP1 to BLP4 repeatedly arranged by setting two bit lines connected to the same sense amplifier as a pair.例文帳に追加

マトリックス状に配置されたメモリセル１に対しデータの入出力を行う複数のビット線が、同一のセンスアンプに接続された２本のビット線を対として繰り返し配置した複数のビット線対ＢＬＰ１〜ＢＬＰ４から構成されている。 - 特許庁

In this case, the data transmission section 12 transmits transmission data in n-bits to a data reception section 22 via data lines D1 to Dn synchronously with the received transfer clock, and the data reception section 22 receives the n-bit received data sent from the data transmission section 12 synchronously with a delayed transfer clock outputted from a transfer clock delay section 23.例文帳に追加

このとき、データ送信部１２は送信された転送クロックに同期してｎビットの送信データをデータ線Ｄ１〜Ｄｎを介してデータ受信部２２へ送信し、データ受信部２２は送信されたｎビットの受信データを転送クロック遅延部２３から出力される遅延転送クロックに同期して受信する。 - 特許庁

Using magnetic data read by a magnetic head of a magnetic card reader as first magnetic data and magnetic data formed by changing the sequence of the first magnetic data as second magnetic data, the card conveying direction is determined based on the result of parity check of the parity bit included in the magnetic data and the total number of characters included in the magnetic data (SA4).例文帳に追加

また、磁気カードリーダの磁気ヘッドにより読み取られた磁気データを第１の磁気データ、この第１の磁気データの前後関係を入れ替えた磁気データを第２の磁気データとして、磁気データに含まれるパリティビットのパリティチェックの結果や磁気データに含まれる全キャラクタ数によってカード搬送方向判定を行う（ＳＡ４）。 - 特許庁

A cell extracted from image data inputted from an image data inputting part 10, one bit data among watermark data inputted from a watermark data inputting part 11 and embedding sequence data read from an embedding sequence storing part 14 by a memory access circuit 13 are inputted to a watermark data embedding part 15.例文帳に追加

画像データ入力部１０から入力された画像データから抽出されたセル、透かしデータ入力部１１から入力された透かしデータ中の１ビットのデータ及びメモリアクセス回路１３が埋め込み順序記憶部１４から読み出した埋め込み順序データが透かしデータ埋め込み部１５へ入力される。 - 特許庁

The presence of connection of memory cell transistors corresponding to bit lines BLn of which the pre-charge potential is the ground potential VSS and the bit lines is in an inverse relation to the presence of connection of memory cell transistors corresponding to bit lines BLm of which the pre-charge potential is the power source potential VDD and the bit lines, and the same data can be stored.例文帳に追加

プリチャージ電位を接地電位ＶＳＳとするビット線ＢＬｎに対応するメモリセルトランジスタと同ビット線との接続の有無が、プリチャージ電位を電源電位ＶＤＤとするビット線ＢＬｍに対応するメモリセルトランジスタと同ビット線との接続の有無とは逆の関係で同一のデータを記憶できる。 - 特許庁

To achieve effective use of a 24 bit corresponding DAC (Digital Analog Converter) 13 and quality improvement of reproduction sound by improving the bit extension accuracy from 16 bits to 24 bits when reproducing voice currently recorded on a CD-DA (Compact Disk Digital Audio) 11 by 16 bit data using a DSP (Digital Signal Processor) 12 and the DAC 13 which correspond to 24 bit.例文帳に追加

ＣＤ−ＤＡ１１に１６ビットデータで記録されている音声を、２４ビット対応のＤＳＰ１２及びＤＡＣ１３を用いて再生する場合に、１６ビットから２４ビットへのビット拡張精度を改善して、２４ビット対応ＤＡＣ１３の有効活用及び再生音の高品質化を図る。 - 特許庁

A flash memory having hierarchical bit line configuration is provided with column reset/bit line test transistor regions 4a commonly to a plurality of cell blocks 3a sharing upper layer bit lines MBL0, MBL1, etc., so that data lines DL connected with sense amplifiers can be selectively disconnected from the upper layer bit lines.例文帳に追加

階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。 - 特許庁

After the charge, a selected memory cell is connected to the bit line, the reference bit line is connected to a reference voltage generating circuit, and a voltage differential type sense amplifier amplifies difference voltage between voltage of the bit line decreased by discharge of the selected memory cell and voltage of the reference bit line generated by the reference voltage generating circuit, to thereby read out memory cell data.例文帳に追加

その後、選択されたメモリセルがビット線に導通され、リファレンスビット線が参照電圧生成回路に導通され、電圧差動型センスアンプが、メモリセルの放電により低下するビット線の電圧と参照電圧生成回路によって発生するリファレンスビット線の電圧との差電圧を増幅して、メモリセルデータを読み出す。 - 特許庁

The invention describes a fast method for carrying out the decoding process using a predetermined criterion without need for separately comparing the received data using bit-by-bit process, and thus significantly reducing the number of processor instructions compared to the conventional bit-by-bit method.例文帳に追加

本発明は、ビット単位の処理を用いて受信データを個々に比較する必要なく、所定の判定基準を利用して復号化処理を実行する高速の方法を記述するものであり、これによって、従来方式のビット単位の比較方法と比べてプロセッサ命令数の大幅な減少を図るものである。 - 特許庁

In a radio data transmission system on a transmitting side, a transmitting bit string is branched into first and second bit strings by a branching unit 11, and the first bit string is subjected to space-time encoding by a space-time encoder 12, while the second bit string is subjected to error correction encoding by an error correction encoder 13.例文帳に追加

送信側の無線データ伝送装置において、送信ビット列を分岐器１１で第１及び第２のビット列に分岐して、第１のビット列には時空間符号化器１２により時空間符号化を施すと共に、第２のビット列には誤り訂正符号化器１３により誤り訂正符号化を施す。 - 特許庁

A low bit rate decoding part 201 decodes the low bit rate coded data, a lossless decoding part 203 decodes the difference signal, a correcting part 207 corrects the low bit rate decoding signal on the basis of the correction information, and an adder part ADD 2 adds the difference signal and the low bit rate decoding signal of after correction, and calculates a lossless reproduction signal.例文帳に追加

低ビットレート復号部201は、低ビットレート符号化データを復号し、ロスレス復号部203は差分信号を復号し、補正部207は、補正情報に基づき低ビットレート復号信号を補正し、加算部ADD2は、差分信号と補正後の低ビットレート復号信号とを加算し、ロスレス再生信号を算出する。 - 特許庁

Thereby, a charging time at the time of pre-charge of a bit line and a discharge time at the time of reading out data are shortened, while, malfunction caused by increment of capacity between bit lines is prevented and interval between bit lines can be shortened as much as possible by dropping a potential of a bit line to the ground potential.例文帳に追加

これにより、ビット線プリチャージ時の充電時間とデータ読み出し時の放電時間を短縮するとともに、プリチャージおよび読み出しに関係の無い隣接するビット線を接地電位に落とすことで、ビット線間容量の増大に起因した誤動作もなく、ビット線間の間隔を可能な限り短くすることができる。 - 特許庁

In the semiconductor memory including word lines and bit lines arranged in a matrix and a plurality of memory cells 110 provided at intersections of the word lines and the bit lines, bit line precharge circuits 120 are provided for controlling potential of a low-data holding power supply to be supplied to memory cells 110 provided on the same bit lines.例文帳に追加

マトリクス状に配置されたワード線およびビット線と、前記ワード線とビット線との交差点に配置された複数のメモリセル１１０とを有する半導体記憶装置において、同一のビット線上に配置されたメモリセル１１０に供給されるローデータ保持電源の電位を制御するビット線プリチャージ回路１２０を設ける。 - 特許庁

Bit lines 40, 41 of I/O lines of the data connected to a drain of the switching transistor are formed in a hierarchical structure formed of a metal wiring layer different from adjacent bit lines, and a shielding bit line 49 is provided in a vacant region of an upper layer side from the bit line formed in the hierarchical structure.例文帳に追加

前記スイッチングトランジスタのドレインと接続されたデータの入出力線であるビット線４０、４１が、隣り合うビット線と異なる金属配線層で構成された階層構造で形成されており、前記階層構造で形成されたビット線よりも上層側の空き領域に、シールドビット線４９が設けられている。 - 特許庁

The data storage device having a memory cell connected between a plate line and a bit line is provided with a control circuit for setting the bit line to a first potential, and returning the potential of the bit line to the first potential during a period when the potential of the bit line is increased during the period when the potential of the plate line changes from a first potential to a second potential.例文帳に追加

プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、ビット線を第１電位に設定し、プレート線の電位が第１電位から第２電位へ遷移する期間にビット線の電位が上昇すると、期間においてビット線の電位を第1電位に戻す制御回路を有する。 - 特許庁

When the controlling part 14 of a transmission side modem 11 executes transmission processing routine, a 8-bit extended bit band having the same information as the each bit and an inverted bit band obtained by inverting it are formed from transmission side terminal data, and they are superposed on a carrier by an RF unit 16.例文帳に追加

送信側のモデム１１の制御部１４で送信処理ルーチンＲ１が実行されると、送信側端末データから、その各１ビットと同一情報を有する８ビットの伸張ビット帯と、それを反転させた反転ビット帯とが形成され、これがＲＦユニット１６によって搬送波に乗せられる。 - 特許庁

The timer interrupt means 105 is started on detecting the start bit of the first character of frame data, subsequently restarted on every detection of a start bit of a new character, and expires before starting the reception of succeeding frame data after the end of receiving the final character of the frame data.例文帳に追加

このタイマ割り込み手段１０５は、フレームデータの最初のキャラクタのスタートビットを検出して起動され、以降、新たなキャラクタのスタートビットを検出するたびに再起動され、フレームデータの最後のキャラクタ受信完了後、次のフレームデータの受信を開始する前にタイムアウトする。 - 特許庁

A CRC provision section 10 executes arithmetic operation to generate a CRC bit at every time coding object data are received and stores data in (K-1) bits less than that of a constraint length K of a convolution code from a head of coding object data by one bit to a buffer 12.例文帳に追加

ＣＲＣ付与部１０は、符号化対象データが入力する毎にＣＲＣビット作成のための演算を実行すると共に、符号化対象データの先頭から畳み込み符号の拘束長Ｋより１ビット少ない（Ｋ−１）ビットのデータをバッファ１２に記憶する。 - 特許庁

A data buffer 3 receives a data input signal when the writing instruction signal WE is received, and drives the corresponding one of the bit lines BL and amplifies a minute reading signal transmitted to one of the bit lines BL to output a data output signal when the reading instruction signal RE is received.例文帳に追加

データバッファ３は、書き込み指示信号ＷＥを受けたときにデータ入力信号を受け、それぞれ対応するビット線ＢＬを駆動するとともに、読み出し指示信号ＲＥを受けたときにビット線ＢＬに伝達される微小な読み出し信号を増幅してデータ出力信号を出力する。 - 特許庁

When contraction is designated as the output size, a bit map contraction part 305 designated by a data development switching part 301 converts the drawing data stored in the SVG developed bit map storage part 304 into the designated size for output as the drawing data.例文帳に追加

そして、出力サイズとして縮小が指定された場合、データ展開切替部３０１より指示されたビットマップ縮小部３０５が、ＳＶＧ展開ビットマップ記憶部３０４に記憶された描画データを指定された出力サイズに変換して描画データとして出力する。 - 特許庁

In order to rectify this 4Bit shift, the transmission side MGW 4Bit inserts the fill bit to the head of the data bit of the initially received AAL2 cell data, processes to convert to the AAL1 cell data, and sends out to a Core Network side.例文帳に追加

この４Ｂｉｔシフトを補正するために、送信側ＭＧＷは、データ遅延後に最初に受信したＡＡＬ２セルデータのデータビットの先頭にフィルビットを４Ｂｉｔ挿入してＡＡＬ１セルデータへの変換処理を行い、Ｃｏｒｅ Ｎｅｔｗｏｒｋ側へ送出する。 - 特許庁

A quasi multi-gradation forming section 2 is provided to output, as the output data D2, the higher n bits of data D1, obtained by adding a noise pattern to the higher n bit data of input m-bit signals D0 with respect to an integer m which is equal to or larger than 9, and n which is larger than 8 and less than m.例文帳に追加

９以上の整数ｍおよび８以上ｍ未満の整数ｎに対し、ｍビットの入力信号Ｄ０の上位ｎビットデータにノイズパターンを付加して得られるデータＤ１の上位ｎビットを出力データＤ２として出力する、擬似多階調化部２を設ける。 - 特許庁

A stream analyzer 141 searches dummy data unrelated to encoding in a dual monaural voice stream, and deletes the dummy data by an amount according to an increased bit amount when the bit amount increased during the bisecting of the dual monaural voice stream is smaller than the amount of searched dummy data.例文帳に追加

ストリーム解析器１４１は、デュアルモノラル音声ストリーム中の符号化に関係しないダミーデータを探索し、デュアルモノラル音声ストリームを２分割するときに増大するビット量が、探索したダミーデータの量より少ないときに、増大するビット量に応じた量だけダミーデータを削除する。 - 特許庁

To provide an error control apparatus using a reserved bit which can improve error correction performance by applying pre-decoding through masking to the reserved bit included in received data before decoding the received data, and after that, decoding the data in an ultra-wide band modem.例文帳に追加

超広帯域モデムにおいて、受信データをデコーディングする前に、受信データに含まれる予備ビットに対してマスキングを通じたプリデコーティングを行い、その後にデコーディングを行うようにすることで、誤り訂正能力を向上させることができる、予備ビットを用いた誤り制御装置を提供すること。 - 特許庁

A controller 2b reads the display data in the VRAM 2a, supplies driving signals to one of the three column electrodes based on the one bit of the read display data and supplies same driving signals to the other two electrodes of the three column electrodes based on the other one bit of the display data.例文帳に追加

コントローラ２ｂは、ＶＲＡＭ２ａ内の表示データを読み出し、該表示データの１ビットに基づいて３本の列電極の１本に駆動信号を供給し、該表示データの他の１ビットに基づいて３本の電極の他の２本に同一の駆動信号を供給する。 - 特許庁

On the other hand, a recipient information acquisition means 4 receives recipient information informing of data reception from recipients 22, and the data output means 2 recognizes the number of the recipients from the recipient information, changes the assignment of the bit rate into an optimum bit rate in response to the number of the recipients and outputs the data.例文帳に追加

一方、受信者情報取得手段４は受信者２２よりデータの受信を通知する受信者情報を受け取り、データ出力手段２は受信者情報から受信者数を認識して、受信者数に応じた最適なビットレート割り当てに変更してデータを出力する。 - 特許庁

In the image processing apparatus 15, a false gradation processing portion a5 applies false gradation processing to M-bit image data and converts the data into N-bit image data, and a JPEG compression portion 6 suppresses the variations of frequency of the false gradation processing within a fixed range, and performs irreversible compression processing.例文帳に追加

画像処理装置１５は、Ｍビットの画像データに対して擬似階調処理部ａ５は擬似階調処理を施してＮビットの画像データに変換し、ＪＰＥＧ圧縮部６は、擬似階調処理の周波数を一定範囲の変動に押さえて非可逆圧縮処理を施す。 - 特許庁

In the printer comprising a means for converting input data into intermediate data, and a means for creating a bit map and an attribute plane from the intermediate data and its attributes, a method for compressing the bit map according to attribute information and a means for switching the compression rate are provided.例文帳に追加

入力データを中間データに変換する手段と、中間データとその属性からビットマップと属性プレーンを生成する手段とを備える印刷装置において、ビットマップを圧縮する際に、属性情報に従って圧縮方法、圧縮率を切り替える手段を備える。 - 特許庁

When refreshing requirement and data access instruction are performed for the same row, it is judged that which of refreshing and data access has been instructed earlier, and either of a pair of regular bit lines and a pair of refreshing bit lines are connected to internal data lines (IOL, /IOL), according to the judged result.例文帳に追加

リフレッシュ要求とデータアクセス指示が同一行に対して行なわれるとき、リフレッシュおよびデータアクセスのいずれが早く指示されたかを判断し、その判断結果にしたがって、正規ビット線対およびリフレッシュビット線対の一方を内部データ線（ＩＯＬ，／ＩＯＬ）に接続する。 - 特許庁

This device has a first bit line pair BM, /BM reading data from an arbitrary memory cell in a memory cell column, a second bit line pair BS, /BS writing data in the other arbitrary memory cell in the memory cell column, and a readout line OLCD for display reading successively display data from the memory cell column.例文帳に追加

メモリセル列の任意のメモリセルよりデータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモリセル列の他の任意のメモリセルにデータを書き込む第２のビット線対ＢＳ，／ＢＳとは、メモリセル列から順次表示データを読み出す表示用読み出し線ＯＬＣＤとを有する。 - 特許庁

An encoder 1 generates encoded data by changing the position of image data to the position corresponding to the horizontal or vertical address represented by the bit sequence obtained by reversing a bit sequence representing the horizontal or vertical address indicating the position of the image data in binary notation.例文帳に追加

エンコーダ１では、画像データの位置を表す水平アドレスまたは垂直アドレスを２進数表現したビット列を逆順に並べ替えることにより得られるビット列によって表される水平アドレスまたは垂直アドレスに対応する位置に、画像データの位置が入れ替えられ、符号化データとされる。 - 特許庁

As a result of the operation by the arithmetic unit 13, a first register and second register ov0, ov1, having a narrower bit width than the first bit width, retain overflowed digit data as overflow data, and supplies the retained overflow data to at least one input end of the arithmetic unit 13 as upper bits.例文帳に追加

第１のビット幅より狭いビット幅を有する第１、第２のレジスタｏｖ０、ｏｖ１は、演算器１３による演算の結果、あふれた桁のデータをオーバーフローデータとして保持し、演算器１３の少なくとも一方の入力端に、上位ビットとして保持したオーバーフローデータを供給する。 - 特許庁

The bit line drive circuits 22L and 22R, for writing groups, drive the bit lines in the current of a polarity corresponding to writing data with higher strength among two stages and, for non-writing groups, feed data holding current of a polarity corresponding to its own data with lower strength among two stages.例文帳に追加

ビット線ドライブ回路２２Ｌ，２２Ｒは、書込群に対しては、書込データに対応する極性の電流で２段階のうち強い強度でビット線を駆動し、非書込群に対しては、２段階のうち弱い強度で自分自身のデータに対応する極性のデータ保持電流を流す。 - 特許庁

A control circuit receiving the data to be converted first discharges the capacitor corresponding to a bit '0' of the data to be converted, then charges up the capacitor corresponding to a bit '1' of the data to be converted by a prescribed voltage VDD, and further connects all the capacitors C1 to C4 in parallel with each other.例文帳に追加

制御回路は被変換データが供給されると、まず被変換データのビット”０”に対応するコンデンサを放電し、次に、被変換データのビット”１”に対応するコンデンサを一定電圧ＶＤＤによって充電し、次に、全コンデンサＣ１〜Ｃ４を並列接続する。 - 特許庁

When embedding bit information 21 in an image frame F, for example, the bit information 21 is comprised of a pair of blocks 21a, 21b in which watermark data of different two portions are embedded, or a pair of a block 21a in which the watermark data are embedded and a block 21b in which a watermark data are not embedded.例文帳に追加

例えば、ビット情報２１を画像フレームＦに埋め込む時には、該ビット情報２１を異なる２か所の位置の透かしデータを埋め込まれたブロック２１ａ，２１ｂのペア、または該透かしデータを埋め込まれたブロック２１ａと透かしデータを埋め込まれないブロック２１ｂのペアにより構成する。 - 特許庁

An n-bit data signal in response to a high-speed clock of a frequency f to be input from the outside is made N times by a data signal conversion part 2, to convert it into an N×n-bit data signal, and also a clock of frequency f to be input from externally is divided 1/N times by a divider 3.例文帳に追加

外部より入力される周波数ｆの高速のクロックに対応したｎビットのデータ信号を、データ信号変換部２でＮ倍して、Ｎ×ｎビットのデータ信号に変換するとともに、外部より入力される周波数ｆのクロックを、分周器３で１／Ｎ倍に分周する。 - 特許庁

A register write control part 1 stores input data DT11 in a register A circuit 2 and a register B circuit 3 in the prescribed writing sequence of a four-bit unit, and data D15 are read from a read data selecting part 4 with a four-bit unit in a reading sequence different from the writing sequence.例文帳に追加

入力データＤＴ１１をレジスタ書込み制御部１によって４ビット単位の所定の書込み順序でレジスタＡ回路２とレジスタＢ回路３とに記憶し、書込み順序とは異なる読出し順序で４ビット単位に読出しデータ選択部４からデータＤＴ１５が読出される。 - 特許庁

By taking the exclusive OR of the intermediate data h^(j)_i bit by bit, after-conversion data d_j obtained by applying each conversion-SubBytes, ShiftRows, and MixColumns in the AES cryptography- to the conversion object data a_i, j are found collectively.例文帳に追加

当該中間データｈ^（ｊ）_ｉの排他的論理和をビット単位でとることにより、変換対象データａ_ｉ，ｊに、ＡＥＳ暗号方式におけるＳｕｂＢｙｔｅｓ、ＳｈｉｆｔＲｏｗｓ及びＭｉｘＣｏｌｕｍｎｓの各変換を施すことで得られる変換後データｄ_ｊを一括して求める。 - 特許庁

In order to determine that a first data stream has a 16:9 aspect ratio format or not, a flag bit of the first data stream is automatically investigated and when the bit meets predetermined conditions, the first data stream is captured in a storage device of a computer system in a 16:9 aspect ratio format.例文帳に追加

第一のデータ・ストリームが１６：９のアスペクト比のフォーマットであるか否かを決定するために、第一のデータ・ストリームのフラグ・ビットを自動的に調べ、前記ビットが所定の条件を満足する場合、１６：９のアスペクト比のフォーマットで、第一のデータ・ストリームを、コンピュータ・システムの記憶装置に記憶する。 - 特許庁

A computer 4 divides test data of (N+M) bits into A bit data for a step and B bit data for an offset and sends them to an input buffer 5, receives an output from an output buffer 6 to search all change points of digital outputs with respect to analog inputs, thereby measuring the nonlinearity.例文帳に追加

計算機４は、N＋Mビットのテストデータをステップ用のＡビットとオフセット用のＢビットに分割して入力バッファ５に送るとともに、出力バッファ６の出力を取り込んで、アナログ入力に対するデジタル出力の変化点を全点サーチすることで非直線性を測定する。 - 特許庁