「first memory」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

Data of which the kind and bit capacity are different respectively are stored in the first and the second memory cell blocks 21, 22, and the first and the second memory cell blocks 21, 22 each have different memory capacity in accordance with bit capacity of stored data.例文帳に追加

第１及び第２のメモリセルブロック２１，２２には、種別とビット容量とがそれぞれ異なるデータが記憶され、第１及び第２のメモリセルブロック２１，２２は、記憶されるデータのビット容量に応じてメモリ容量が異なっている。 - 特許庁

Then, before the memory capacity for use in the second program runs short, a memory reallocation request (a return request) is notified to the first program at a timing when the memory capacity is reallocated (returned) from the first program to the second program.例文帳に追加

その後、第２プログラムが使用するメモリ容量が不足する前に、第１プログラムから第２プログラムへメモリ容量が割り当て戻される（返却される）タイミングで、第１プログラムへメモリ割り当て戻し要求（返却要求）を通知する。 - 特許庁

The image pickup device includes a control means (control circuit 2) which performs control to write image data in the first nonvolatile memory and to write management information including a write address of the image data in the first nonvolatile memory, in the second nonvolatile memory.例文帳に追加

また、画像データを第１の不揮発メモリに書き込み、画像データの第１の不揮発メモリの書き込みアドレスを含む管理情報を第２の不揮発メモリに書き込む制御を行う制御手段（制御回路２）を備える。 - 特許庁

An address corresponding to a first memory region and an address corresponding to a second memory region are inputted to an address buffer 2 and data read from first and second memory area are outputted alternately to a data input/output section 30.例文帳に追加

アドレスバッファ２には第１のメモリ領域に対応するアドレスと第２のメモリ領域に対応するアドレスが入力されデータ入出力部３０には第１、第２のメモリエリアから読出されたデータが交互に出力される。 - 特許庁

An adjacent judgment circuit 104 refers to the image data in the first line memory 102 and second line memory 103 and judges whether or not all of one dot data in the first line memory 102 is independent dot data.例文帳に追加

隣接判別回路１０４は、第１ラインメモリ１０２及び第２ラインメモリ１０３上の画像データを参照して、第１ラインメモリ１０２上のすべての１ドットデータについて、それが孤立ドットデータであるか否かを判別する。 - 特許庁

A first memory card holder 11 is mounted on one surface 10a of a printed wiring board 10, and a second memory card holder is mounted on the other surface 10b in the direction intersecting the one surface so that it is overlapped with the first memory card holder.例文帳に追加

印刷配線基板１０の一方の面１０ａに第１のメモリカードホルダ１１を実装すると共に、他方の面１０ｂに該面と交わる方向に第１のメモリカードホルダと重なるように第２のメモリカードホルダを実装する。 - 特許庁

The semiconductor memory 100 includes a plurality of memory cells 11 arranged in a matrix form, and each of a plurality of the memory cells 11 is connected to a first word line 21, a second word line 22, a first bit line 23 and a second bit line 24.例文帳に追加

半導体記憶装置１００は、マトリックス状に配置された複数のメモリセル１１を有し、この複数のメモリセル１１の各々は、第１ワード線２１、第２ワード線２２、第１ビット線２３、及び第２ビット線２４に接続される。 - 特許庁

A memory cell which makes contents address possible comprises a first memory transistor Q1 and a first select-transistor S1 cascade-connected between a word line WL and a match line ML, and a second memory transistor Q2 and a second select-transistor S2.例文帳に追加

内容アドレス可能メモリセル内に、ワード線ＷＬとマッチ線ＭＬとの間に縦続接続された第１メモリトランジスタＱ１および第１セレクトトランジスタＳ１と、第２メモリトランジスタＱ２および第２セレクトトランジスタＳ２とを含む。 - 特許庁

A first memory for storing a program and processing data read from a ROM is configured integrally with a ferroelectric memory capable of storing the processing data simultaneously when storing the processing data in the first memory.例文帳に追加

ＲＯＭから読み出したプログラムと処理データとを格納する第１のメモリと、前記第１のメモリに処理データが格納される際に同時に当該処理データを格納可能とする強誘電体メモリとを一体的に構成する。 - 特許庁

The first memory cell string including a plurality of first word lines that cross the active region between a first ground selection line and a first string selection line and a first arrangement interval is provided between adjoining lines in the plurality of the first word lines.例文帳に追加

第１メモリーセルストリングは、第１接地選択ライン及び第１ストリング選択ラインの間の活性領域を横切る複数の第１ワードラインを含み、複数の第１ワードラインの中の隣り合うラインの間に第１配置間隔が提供される。 - 特許庁

The memory cell transistor is in contact with a first insulating film 19 formed thereabove, and has a cavity portion 20 in a region surrounded with the first insulating film 19 and memory cells.例文帳に追加

メモリセルトランジスタは、その上部に形成された第１絶縁膜１９と接し、且つ、第１絶縁膜１９及びメモリセル間に囲まれた領域に空洞部２０を有している。 - 特許庁

The first processor issues a command to the DMA controller, to transfer the processing data received from the communication interface to the second memory, based on the size data stored in the first memory.例文帳に追加

第１プロセッサは、第１メモリに格納されたサイズデータに基づき、ＤＭＡコントローラに対して、通信インターフェイスにより受信された処理用データを第２メモリに転送する命令を発行する。 - 特許庁

The nonvolatile semiconductor storage device is provided with: first and second nonvolatile semiconductor memory cells (M); and write control circuits (3 to 8) for simultaneously applying a plurality of write pulses to the first and second memory cells to write them.例文帳に追加

第１、第２の不揮発性半導体メモリセル(M)と、第１、第２のメモリセルに同時に複数の書き込みパルスを印加して書き込みを行う書き込み制御回路(3〜8)とを備える。 - 特許庁

The program rewriting method has a first rewriting process for inputting a first rewriting program 19 to the electronic appliance 10 through the external memory connection terminal 13a, and storing it into the program storing memory 15.例文帳に追加

外部メモリ接続端子１３ａを介して第１の書き換え用プログラム１９を電子機器１０に入力しプログラム格納用メモリ１５に格納する第１の書き換え工程を備える。 - 特許庁

When the content of a first RAM is '0' cleared (S13), the value of a next initial value memory of a second RAM is written in the random number counter and a present initial value memory of the first RAM (S14 and S15).例文帳に追加

第１ＲＡＭの内容が「０」クリアされた場合には（Ｓ１３）、第１ＲＡＭの乱数カウンタ及び現初期値メモリへ第２ＲＡＭの次初期値メモリの値を書き込む（Ｓ１４、Ｓ１５）。 - 特許庁

When the contents of the first RAM are cleared down to 'zero' (S13), values of the subsequent initial value memory of the second RAM are loaded into a random number counter and the initial value memory involved of the first RAM (S14 and S15).例文帳に追加

第１ＲＡＭの内容が「０」クリアされた場合には（Ｓ１３）、第１ＲＡＭの乱数カウンタ及び現初期値メモリへ第２ＲＡＭの次初期値メモリの値を書き込む（Ｓ１４、Ｓ１５）。 - 特許庁

A semiconductor storage device comprises a plurality of first wires disposed in parallel with each other, a plurality of second wires disposed in such a manner as to cross the first wires and a memory cell array including memory cells.例文帳に追加

半導体記憶装置は、平行に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、メモリセルを含むメモリセルアレイとを備える。 - 特許庁

The first nonvolatile memory is accessed based on the result of comparison between an input address when the first nonvolatile memory is accessed and all the substitution addresses stored in the the register group.例文帳に追加

第１不揮発性メモリがアクセスされるときの入力アドレスとレジスタ群に格納された全ての置換アドレスとの比較結果に基づいて第１不揮発性メモリがアクセスされる。 - 特許庁

The nonvolatile semiconductor memory device has memory transistors MTr1 to MTr8, first and second drain side selective transistors SDTr1 and SDTr2, and first and second source side selective transistors SSTr1 and SSTr2.例文帳に追加

不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜８、第１、第２ドレイン側選択トランジスタＳＤＴｒ１、２、第１、第２ソース側選択トランジスタＳＳＴｒ１、２を有する。 - 特許庁

The gate electrode of the selection transistor in the first memory cell is connected to a first gate line, and the gate electrode of the selection transistor in the second memory cell is connected to a second gate line.例文帳に追加

第一のメモリセルにおける選択トランジスタのゲート電極は、第一のゲート線に接続され、第二のメモリセルにおける選択トランジスタのゲート電極は、第二のゲート線に接続される。 - 特許庁

Each first driver unit before a selection memory block, connects a corresponding digit line and first voltage depending on a voltage level of the digit line of the same row of a memory block of the preceding stage.例文帳に追加

選択メモリブロック以前の各第１のドライバユニットは、前段のメモリブロックの同一行のデジット線の電圧レベルに応じて対応するデジット線と第１の電圧とを接続する。 - 特許庁

The first switch is brought into conduction for an initial period and is thereafter brought into non-conduction to a bit line shared by the first non-selected multilevel memory cell and the second non-selected multilevel memory cell.例文帳に追加

第１の非選択多値メモリセルおよび第２の非選択多値メモリセルで共有するビット線に対しては、第１スイッチが読み出し期間の初期段階で導通しその後非導通とされる。 - 特許庁

Data is stored in one side of the first and the second nonvolatile memory elements 108A, 108B, and data is not stored in the other side of the first and the second nonvolatile memory elements 108A, 108B.例文帳に追加

第１および第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの一方は、データが記憶され、第１および第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの他方は、データを記憶しない。 - 特許庁

The program current is made to flow forward the second side from the first side so as to cross a bit line connected to the resistive memory cell in the first resistive memory cell block.例文帳に追加

前記プログラム電流は前記第１抵抗型メモリセルブロック内の抵抗型メモリセルに接続されたビットラインを横切るように前記第１側部から前記第２側部に向けて流れる。 - 特許庁

When the contents of a first RAM are cleared to '0' (S13), the value of the next initial value memory of a second RAM is written in the random number counter and present initial value memory of the first RAM (S14 and S15).例文帳に追加

第１ＲＡＭの内容が「０」クリアされた場合には（Ｓ１３）、第１ＲＡＭの乱数カウンタ及び現初期値メモリへ第２ＲＡＭの次初期値メモリの値を書き込む（Ｓ１４、Ｓ１５）。 - 特許庁

A first selection circuit selects the external signal and the memory access signal at active time and inactive time of a test start signal respectively, and the selected signal is output to the first memory chip.例文帳に追加

第１選択回路は、試験起動信号の活性化時および非活性化時に、外部信号およびメモリアクセス信号をそれぞれ選択し、選択した信号を第１メモリチップに出力する。 - 特許庁

One or more dirty data element of a plurality of dirty data store in a first cache memory in a first control module is copied to a second cache memory in a second control module.例文帳に追加

第一のコントロールモジュール内の第一のキャッシュメモリに記憶されている複数のダーティデータ要素のうちの一以上のダーティデータ要素を、第二のコントロールモジュール内の第二のキャッシュメモリにコピーする。 - 特許庁

A memory cell has a first electrode 120, a second electrode 122 opposed thereto, and a memory stack 124 developed between the first electrode and the second electrode.例文帳に追加

メモリセルは、第１の電極１２０と、対向する第２の電極１２２と、上記第１の電極と上記第２の電極との間にて展開されるメモリスタック１２４とを有している。 - 特許庁

To determine the memory state of a resistive memory cell including a first electrode, a second electrode and an active material being arranged between the first electrode and the second electrode.例文帳に追加

第１電極と、第２電極と、上記第１電極と上記第２電極との間に配置される活性物質とを有している抵抗メモリセルの記憶状態を判定する。 - 特許庁

The twin memory cell 312 has first and second non-volatile memory elements 108A, 108B which are controlled by a word gate 104 and controlled respectively by first and second control gates 106A, 106B.例文帳に追加

ツインメモリセル３１２は、１つのワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより制御される第１および第２の不揮発性メモリ素子１０８Ａ，１０８Ｂとを有する。 - 特許庁

A flash memory device is provided with a memory cell array, an input buffer part, an output driver part, a first page buffer part, a second page buffer part, a first data input/output part, and a second data input/output part.例文帳に追加

フラッシュメモリ装置は、メモリセルアレイ、入力バッファ部、出力ドライバ部、第１ページバッファ部、第２ページバッファ部、第１データ入出力部及び第２データ入出力部を備えてなる。 - 特許庁

The first memory part 301 and the second memory part 302 of a Pachinko game machine 100 respectively memorize game balls winning through the first start opening 105 and the second start opening 106 as suspended balls.例文帳に追加

ぱちんこ遊技機１００の第１記憶部３０１、第２記憶部３０２は、それぞれ、第１始動口１０５、第２始動口１０６に入賞した遊技球を保留球として記憶する。 - 特許庁

The first offset image memory 70 stores offset image data for a first mode of operation, and the second offset image memory 72 stores offset image data for a second mode of operation.例文帳に追加

第１のオフセット画像メモリ（７０）は第１の動作モードに関するオフセット画像データを格納し、第２のオフセット画像メモリ（７２）は第２の動作モードに関するオフセット画像データを格納する。 - 特許庁

A ferroelectric memory having a first memory cell with a ferroelectric capacitor for storing a single logic level, a second memory cell with a pair of ferroelectric capacitors for storing complementary logic levels, and a twin sense amplifier connected to the first and second memory cells is produced.例文帳に追加

単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、第１および第２メモリセルに接続されたツインセンスアンプとを有する強誘電体メモリが製造される。 - 特許庁

A first memory circuit 15 is provided in a connector part for connection to a light source device 3, and the first memory circuit 15 is composed of a non-volatile memory 16 for storing data and a CPU 17 for controlling read/write data to the memory 16 and controlling transmission/receiving of data to a processor 5.例文帳に追加

光源装置３と接続するためのコネクタ部内には第１の記憶回路１５が設けられ、第１の記憶回路１５は、データを記憶するする不揮発性のメモリ１６と、メモリ１６ヘのデータ読出し／書込み制御及びプロセッサ５とのデータの送受を制御するＣＰＵ１７とから成る。 - 特許庁

A switching part 17 connects the arithmetic processing part 14 to the first memory part 12 when all the operation signals stored in the first memory part 12 are read, and connects the arithmetic processing part 14 to the second memory part 13 when each of the operated light modulation signals is stored in the second memory part 13.例文帳に追加

切換部１７は、第１の記憶部１２に記憶された全ての操作信号を読み出させるときに、演算部１４と第１の記憶部１２を接続し、演算された各調光表示信号を第２の記憶部１３に記憶させるときに、演算部１４と第２の記憶部１３を接続させる。 - 特許庁

The memory system includes: a memory controller; a transmission bus whose one end is connected to the memory controller for transmitting a signal; the power distributor whose first node is connected to the other end of the transmission bus and having second and third nodes; a first memory module connected to the second node through a first branch bus; and a second memory module connected to the third node through a second branch bus.例文帳に追加

本発明のメモリシステムは、メモリコントローラと、メモリコントローラに一端が連結され信号を伝送するための伝送バスと、伝送バスの他端に第１ノードが連結され第２及び第３ノードを有する電力分配器と、第２ノードに第１ブランチバスを介して連結された第１メモリモジュールと、第３ノードに第２ブランチバスを介して連結された第２メモリモジュールを含む。 - 特許庁

A motion vector detecting unit 11 reads in a video signal from a signal input unit 1 and video signals input through a first frame memory 3, a second frame memory 5, and a third frame memory 7 respectively.例文帳に追加

動きベクトル検出部１１は、信号入力部１からの映像信号、第１フレ-ムメモリ３、第２フレ-ムメモリ５、第３フレ-ムメモリ７を通じて夫々入力される映像信号を読込む。 - 特許庁

To provide a semiconductor memory which is provided with a second regular memory domain for storing a rewriting program or the like in addition to a first regular memory domain for storing data, and small in chip area.例文帳に追加

データを格納する第１の正規メモリ領域の他に書換えプログラム等を格納する第２の正規メモリ領域を備え、かつチップ面積の小さな半導体記憶装置を提供する。 - 特許庁

The data input section of the first memory module supplies digital data to the data input section of the second memory module and supplies the triggers to the trigger input section of the second memory module.例文帳に追加

第１メモリ・モジュールのデータ入力セクションは、デジタル・データを第２メモリ・モジュールのデータ入力セクションに供給し、トリガを第２メモリ・モジュールのトリガ入力セクションに供給する。 - 特許庁

To provide a nonvolatile memory device in which data stored in a memory cell is associated to whether or not the memory cell is switchable between a first state and a second state.例文帳に追加

メモリセルに記憶されたデータが、メモリセルが第１の状態と第２の状態との間で切り替え可能であるか否かに関連づけられる不揮発性メモリデバイスを提供すること。 - 特許庁

Therefore, the CPU40 can perform RAM access to the second memory part 49 even when the first memory part 48 is executing block transfer operation from the main memory 46.例文帳に追加

したがって、第１メモリ部４８が主メモリ４６からのブロック転送動作を実行している場合においても、ＣＰＵ４０は、第２メモリ部４９に対するＲＡＭアクセスを行うことができる。 - 特許庁

A memory cell array 1 includes an area having first memory cells holding N bit data, and an area having second memory cells holding M bit (M is a natural number below N) data.例文帳に追加

メモリセルアレイ１は、Ｎビットのデータを保持する第１のメモリセルを有する領域と、Ｍビット（ＭはＮ未満の自然数）のデータを保持する第２のメモリセルを有する領域を含む。 - 特許庁

A memory array 1 comprises a plurality of memory segments 11 corresponding to respective addresses and each memory segment 11 is connected with a data multiplexer 12 through a first data bus DQn (n=1,..., 4).例文帳に追加

メモリアレイ１は各アドレスに対応した複数のメモリセグメント１１を備え、各メモリセグメント１１とデータバスマルチプレクサ１２とは第１のデータバスＤＱｎ（ｎ＝１〜４）によって接続されている。 - 特許庁

The memory array circuit 10 compares a plurality of pieces of data with retrieved data to select the second memory cells for storing the addresses of the first memory cells for storing the data corresponding to the retrieved data.例文帳に追加

メモリアレイ回路１０は、複数個のデータと検索データとを比較し、検索データと一致するデータを記憶する第１メモリセルのアドレスを記憶する第２メモリセルを選択する。 - 特許庁