「first memory」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

On the second mode, readout circuit RC reads out the complementary data of the first and second memory cells MC1, MD1 by comparing the detection current flowing into the first memory cell MC1 from the differential signal amplifier section CM1 and the detection current flowing into the second memory cell MD1.例文帳に追加

第２のモードでは、差動信号増幅部ＣＭ１から第１のメモリーセルＭＣ１に流れる検出電流と第２のメモリーセルＭＤ１に流れる検出電流を比較することで第１、第２のメモリーセルＭＣ１、ＭＤ１の相補データを読み出す。 - 特許庁

Thereafter, first to fifth word interline insulating layers 31a to 31e, and first to fourth word line conductive layers 32a to 32d are laminated, a memory hole 35 is formed so as to penetrate them, and a memory gate insulating layer 36 and a memory sacrificing layer 82 are formed on the sidewall thereof.例文帳に追加

次に、第１〜第５ワード線間絶縁層３１ａ〜３１ｅと第１〜第４ワード線導電層３２ａ〜３２ｄとを積層し、それらを貫通させてメモリホール３５を形成し、その側壁にメモリゲート絶縁層３６、メモリ犠牲層８２を形成する。 - 特許庁

A memory controller 200 inputs data and a first address from a bus 110, and decides a second address corresponding to the first address, and stores the data through a bus 120 as a memory interface bus in the second address of a buffer memory 400.例文帳に追加

メモリコントローラ２００は、バス１１０からデータ及び第一のアドレスを入力し、当該第一のアドレスに対応する第二のアドレスを決定し、メモリインタフェースバスとしてのバス１２０を介して当該データをバッファメモリ４００の第二のアドレスに格納する。 - 特許庁

When a memory area X for a first virtual machine is reallocated to a second virtual machine, a real memory configuration control part 1120 assigns only the management right first, and assigns the usage right when the second virtual machine actually accesses the memory area X.例文帳に追加

第１の仮想計算機のメモリ領域Ｘを第２の仮想計算機に割り当てる場合、実メモリ構成制御部1120は、まず管理権だけを移譲し、利用権は第２の仮想計算機が実際にメモリ領域Ｘをアクセスした時点で移譲する。 - 特許庁

The memory is provided with a first resistive memory cell, a current source configured to supply an input current indicating a desired resistance value of the first memory cell, and a current mirror that mirrors the input current to supply an output current.例文帳に追加

メモリは、第１の抵抗メモリセルと、上記第１のメモリセルの所望の抵抗値を示す入力電流を供給するように構成された電流源と、上記入力電流を鏡映して出力電流を供給するカレントミラーとを備えている。 - 特許庁

Consequently, when a first memory bank starts execution of write-in or read-out operation, the second memory bank can start execution of data operation of the other mode after elapse of the prescribed time during the first memory band performs self-data operation continuously.例文帳に追加

その結果、第１メモリバンクが書込みまたは読出し動作の実行を開始すると、第１メモリバンクが続けて自身のデータ動作を実行する間、所定時間経過後に第２メモリバンクは他の形態のデータ動作の実行を始めることができる。 - 特許庁

Each of the sector regions 210 of N pieces has first memory blocks 214 of (n) pieces divided in the row direction, one of them is a redundant memory block, the first memory blocks of (n-1) pieces correspond to input/output terminal I/O of (n-1) pieces.例文帳に追加

Ｎ個のセクタ領域２１０の各々は、行方向で分割されたｎ個の第１メモリブロック２１４を有し、その一つが冗長メモリブロックであり、（ｎ−１）個の第１メモリブロックが（ｎ−１）個の入出力端子Ｉ／Ｏに対応している。 - 特許庁

A semiconductor memory is provided, which includes a memory 10, and a data-transfer part 17 which transfers/receives data to/from the memory 10, the date-transfer part having a first mode in which data is transferred with a first bit width and a second mode in which data is transferred with a second bit width.例文帳に追加

半導体記憶装置は、メモリ１０と、メモリ１０との間のデータ転送を行い、第１のビット幅でデータを転送する第１のモードと、第２のビット幅でデータを転送する第２のモードとを有するデータ転送部１７とを含む。 - 特許庁

The first to N-th semiconductor chips have substantially the same configuration, and each includes an identification flag memory circuit including first to N-th memory units and a plurality of through electrodes connected to the identification flag memory circuit.例文帳に追加

第１乃至第Ｎの半導体チップは同一構成を有し、第１乃至第Ｎの半導体チップの各々は、第１乃至第Ｎの記憶部を有する識別フラグ記憶回路と、該識別フラグ記憶回路に接続される複数の貫通電極とを有する。 - 特許庁

The transmitter reads out the third numerical value stored in the non-volatile memory and writes the third numerical value in the volatile memory as the first numerical value when the first numerical value stored in the volatile memory is deleted by battery replacement or the like.例文帳に追加

そして、電池交換等により揮発性メモリに記憶されている第一の数値が消去されると、送信機は、不揮発性メモリに記憶されている第三の数値を読み出して、当該第三の数値を第一の数値として揮発性メモリに書き込む。 - 特許庁

The same pin type as that of pins number 2 to 6 of the memory card MC 21 is allocated to pins number 2 to 6 of the memory card MC 22, data bits 3 are allocated to the first pin (corresponding to as RSV(reserve) pin as the first pin of the memory card MC 21), data bits 1, 2 are allocated to pins number 8, 9 respectively.例文帳に追加

ＭＣ２２の２〜６番ピンにはＭＣ２１の２〜６番ピンと同一のピンタイプが、１番ピン（ＭＣ２１の１番ピンであるＲＳＶ（リザーブ）ピンに対応）にはデータビット３が、８，９番ピンにはデータビット１，２が、それぞれ割り当てられる。 - 特許庁

A packet processing system 100 comprises a first processing circuitry 104-1 for performing a first function, a first memory circuitry 108-1 for storing received packets, wherein at least a portion of the packets stored by the first memory circuitry are usable by the first processing circuitry in accordance with the first function.例文帳に追加

パケット処理システム１００が、第１の機能を実施するための第１の処理回路１０４−１と、第１の処理回路に結合された、受信パケットを記憶するための第１のメモリ回路１０８−１とを備え、第１のメモリ回路によって記憶されたパケットの少なくとも一部は、第１の処理回路が第１の機能に従って使用可能である。 - 特許庁

The method includes: issuing a transfer command from the remote device to request transferring a set of data to the second memory space; temporarily storing the set of data in a first memory cell pending a transfer to the second memory space; and appending the set of data to other sequential data in the first memory cell to obtain a transfer data block of a predetermined size for transfer to the second memory space.例文帳に追加

この方法は一組のデータの第２のメモリスペースへの転送を要求する転送コマンドを遠隔装置から出し、データセットを第１のメモリセル内に一時的に格納して第２のメモリスペースへの転送を待ち、データセットを第１のメモリセル内の他の逐次データに付与して第２のメモリスペースへ転送する適切なサイズの転送データブロックを得るステップを含む。 - 特許庁

This device has a first bit line pair BM, /BM reading data from an arbitrary memory cell in a memory cell column, a second bit line pair BS, /BS writing data in the other arbitrary memory cell in the memory cell column, and a readout line OLCD for display reading successively display data from the memory cell column.例文帳に追加

メモリセル列の任意のメモリセルよりデータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモリセル列の他の任意のメモリセルにデータを書き込む第２のビット線対ＢＳ，／ＢＳとは、メモリセル列から順次表示データを読み出す表示用読み出し線ＯＬＣＤとを有する。 - 特許庁

A redundant file memory RFL recording the first replacement information S0-2 that has an address of a defective cell to be replaced by a redundant cell is constituted of memory cells having the same constitution as a normal memory cell, and the redundant file memory is also accessed at the time of accessing a normal memory cell.例文帳に追加

本発明は、冗長セルへの置換をすべき不良セルのアドレスを有する第１の置換情報S0-2を記録する冗長ファイルメモリRFLを、通常のメモリセルと同じ構成のメモリセルで構成し、通常のメモリセルへのアクセス時に同時に冗長ファイルメモリにアクセス可能にする。 - 特許庁

An image processing apparatus includes: a first storage means for storing a plurality of memory divisional information items for dividing available regions for each purpose of use of a memory; and a memory dividing means for dividing the available regions for each purpose of use of the memory by referring to the memory divisional information in accordance with a function to be used.例文帳に追加

メモリの使用用途毎の使用可能領域を区分けするための複数のメモリ区分情報を格納する第１の記憶手段と、使用される機能に応じて、メモリ区分情報を参照してメモリの使用用途毎の使用可能領域を区分けするメモリ区分手段と、を備える。 - 特許庁

In sequential conversion control, signals of a direct system and an interpolation system are switched alternately and read from a first memory, being a mass image memory storing a plurality of image signals of the direct and interpolation systems to be held in a second memory 3 being a buffer memory (memory for double-speed conversion) for reading.例文帳に追加

順次変換制御にて、複数の直接系，補間系の画像信号を格納している大容量画像メモリである第１のメモリ1から直接系，補間系の信号を交互に切り替えて読み出し、読出し用バッファメモリ（倍速変換用メモリ）である第２のメモリ3に保持する。 - 特許庁

The programmable controller in which a processor 2 for management, a processor 3 for program execution, a program memory 4, a low speed memory 7 for holding for power interruption as a first memory, a high speed memory 8 for execution as a second memory, a battery and a battery switching circuit 6 are connected with the same bus 1 is constituted.例文帳に追加

管理用プロセッサ２と、プログラム実行用プロセッサ３とプログラムメモリ４と、第１のメモリである停電時保持用低速メモリ７と、第２のメモリである実行用高速メモリ８と、バッテリ及びバッテリ切換回路６とを同一バス１に接続したプログラマブルコントローラを構成した。 - 特許庁

The semiconductor memory device includes complementary first and second bit lines, a unit memory cell including complementary first and second floating body transistor capacitorless memory cells respectively coupled to the complementary first and second bit lines, and a voltage sense amplifier which is coupled between the complementary first and second bit lines and amplifies a voltage differential between the complementary first and second bit lines.例文帳に追加

相補的な第１及び第２ビットライン、相補的な第１及び第２ビットラインにそれぞれ接続されている相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する単位メモリセル、及び相補的な第１及び第２ビットライン間の電圧差を増幅する相補的な第１及び第２ビットライン間に接続されている電圧センス増幅器で構成されている。 - 特許庁

The network device 9 has a first communication data generating part for generating communication data to be transmitted and received on a first protocol layer, a memory 8 for storing the communication data generated by the first communication data generating part, and a first bypass part for guiding the communication data generated by the first communication data generating part to the memory.例文帳に追加

第一のプロトコル・レイヤーで送受信される通信データを生成する第一の通信データ生成部と、第一の通信データ生成部が生成した通信データを保存するメモリ８と、第一の通信データ生成部が生成した通信データをメモリへ導く第一のバイパス部とを有するネットワーク装置９によって解決する。 - 特許庁

The nonvolatile memory includes a plurality of nonvolatile memory cells having first and second gates, a first circuit 21 connected to the first gate of one of the plurality of nonvolatile memory cells, a second circuit connected to the second gate of one of the plurality of nonvolatile memory cells and a voltage generating circuit VS, 77 for generating a first voltage supplied to the first circuit and a second voltage supplied to the second circuit.例文帳に追加

前記不揮発性メモリは、第１ゲートと第２ゲートとを含む複数の不揮発メモリセルと、前記複数の不揮発メモリセルの一つの前記第１ゲートに結合された第１回路２１と、前記複数の不揮発メモリセルの一つの前記第２ゲートに結合された第２回路２２と、前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路ＶＳ，７７と、を含む。 - 特許庁

This method comprises a process for offering a first data structure to the first part of the cache memory and a process for offering a second data structure to the second part of the cache memory, and the access to the first part includes the access to the first data structure, and the access to the second part includes the access to the second structure.例文帳に追加

キャッシュメモリの第１の部分に第１のデータ構造を提供する工程と、キャッシュメモリの第２の部分に第２のデータ構造を提供する工程とを含み、第１の部分へのアクセスは第１のデータ構造へのアクセスを含み、第２の部分へのアクセスは第２の構造へのアクセスを含む。 - 特許庁

A memory cell array of a NAND type flash memory is divided into a first cell array and a second cell array, at reading, first voltage is applied to a non-selection word line of the first cell array, second voltage being lower than the first voltage is applied to a non-selection word line of the second cell array.例文帳に追加

NAND型のフラッシュメモリのメモリセルアレイを，第１のセルアレイと第２のセルアレイとに分割し，リード時において，第１のセルアレイの非選択ワード線には第１の電圧を印加し，第２のセルアレイの非選択ワード線には第１の電圧より低い第２の電圧を印加することを特徴とする。 - 特許庁

Verification is made as to whether a desired threshold voltage distribution is obtained in the first memory cell (a first writing verifying operation), and further, verification is made as to whether the first threshold voltage distribution or a threshold voltage distribution larger than the first threshold voltage distribution is obtained in the second memory cell (a second writing verifying operation).例文帳に追加

第１のメモリセルにおいて所望の閾値電圧分布が得られたか否かを検証し（第１の書き込みベリファイ動作）、さらに第２のメモリセルにおいて第１閾値電圧分布又はこれより電圧レベルの大きい閾値電圧分布が得られたか否かを検証する（第２の書き込みベリファイ動作）。 - 特許庁

This device is provided with plural memory transistors M11-M1128 or M21-M2128 connected between a first transistor and a second transistor in a first and a second memory blocks being adjacent in the direction of intersecting orthogonally with a bit line.例文帳に追加

ビット線と直交する方向に隣り合う第１および第２メモリブロック内に、第１および第２トランジスタ間に接続された複数のメモリトランジスタＭ１１〜Ｍ１１２８またはＭ２１〜Ｍ２１２８を備える。 - 特許庁

A memory device at least has a first conductive layer 110, a second conductive layer 112, and a memory layer 111 sandwiched between the first conductive layer 110 and the second conductive layer 112.例文帳に追加

記憶素子を少なくとも第１の導電層１１０と、第２の導電層１１２と、第１の導電層１１０と第２の導電層に挟持されたメモリ層１１１とを有する構成とする。 - 特許庁

The memory element has: at least a first conductive layer 110; a second conductive layer 112; and a memory layer 111 sandwiched by the first conductive layer 110 and the second conductive layer 112.例文帳に追加

記憶素子を少なくとも第１の導電層１１０と、第２の導電層と１１２、第１の導電層１１０と第２の導電層１１２に挟持されたメモリ層１１１とを有する構成とする。 - 特許庁

The memory element has: at least a first conductive layer 110; a second conductive layer 112; and a memory layer 111 sandwiched by the first conductive layer 110 and the second conductive layer 112.例文帳に追加

記憶素子を少なくとも第１の導電層１１０と、第２の導電層１１２と、第１の導電層１１０と第２の導電層１１２に挟持されたメモリ層１１１とを有する構成とする。 - 特許庁

In a high-speed-synchronization semiconductor memory device, a data input buffer 33 is synchronized with the rise edge of a first clock CLK1, it buffers data which is input through a first port DQ, and it transmits the data to a memory cell array 31.例文帳に追加

高速同期の半導体メモリ装置では、デ−タ入力バッファ33が、第１クロックの立上りエッジに同期して、第１ポ−トDQを通じて入力されるデ−タをバッファリングし、メモリセルアレイ31へ伝達する。 - 特許庁

First, the memory area is divided into a first and a second areas for controlling in a buffer memory which can hold the data read out from a disk recording medium recoded with the data on its audio tracks.例文帳に追加

オーディオトラックによりデータが記録されるディスク状記録媒体から読み出したデータを保持可能なバッファメモリの記憶領域について、先ず、第１の領域と、第２の領域とに分割して管理する。 - 特許庁

The control circuit 11 applies the writing voltage to the second word line before writing the data to the memory cells connected to the first word line in a writing sequence for memory cells connected to the first word line.例文帳に追加

制御回路１１は、第１のワード線に接続されたメモリセルへの書き込みシーケンスにおいて、第１のワード線に接続されたメモリセルに書き込む前に、第２のワード線に書き込み電圧を印加する。 - 特許庁

A communication data statistic device has a subordinate data update portion recording the statistics of a first flow in a first memory, and a superior data update portion recording the statistics of a second flow in a second memory.例文帳に追加

通信データ統計装置は、第１のフローの統計を第１のメモリに記録する下位のデータ更新部と、第２のフローの統計を第２のメモリに記録する上位のデータ更新部とを備えている。 - 特許庁

An apparatus includes the memory to store a first frame, a buffer to store at least one portion of a second frame previously stored in the memory, and first and second units to, respectively, store and fetch data.例文帳に追加

第１フレームを格納するメモリと、メモリに先に格納されていた第２フレームの少なくとも一部を格納するバッファと、データをそれぞれに格納およびフェッチする第１ユニットおよび第２ユニットを含む。 - 特許庁

A memory cell of an embodiment includes an SRAM memory cell provided with first and second inverters cross-coupled with each other and connected to the same power source node, and a first transfer transistor and a second transfer transistor.例文帳に追加

実施形態のメモリセルは、同一の電源ノードに接続され互いにクロスカップルされた第１、第２のインバータと、第１のトランスファトランジスタと、第２のトランスファトランジスタとを備えたＳＲＡＭメモリセルを備える。 - 特許庁

Based on the comparison, the processor disallows an instruction from the first memory page to access the second memory page if a preferential domain of the first security domain is different from that of the second security domain.例文帳に追加

この比較に基づき、第一のセキュリティドメインの優先ドメインが第二のセキュリティドメインのものと異なる場合に、プロセッサは、第一のメモリページからの命令が第二のメモリページへアクセスするのを却下する。 - 特許庁

A memory controller 16 supplies a clock CLK 1 with a first frequency to a memory 14 and a data transfer controller 18, and supplies a clock CLK 2 with a frequency twice the first frequency to the device 18.例文帳に追加

メモリコントローラ１６は、第１周波数のクロックＣＬＫ１をメモリ１４とデータ転送制御装置１８に供給し、第１周波数の２倍の周波数のクロックＣＬＫ２を装置１８に供給する。 - 特許庁

As a result, in timing to write pixels of a first hierarchy into addresses (2s, 2t), (2s+1, 2t), (2s, 2t+1), (2s+1, 2t+1) of the first hierarchy memory 2, the same address (s, t) of the second hierarchy memory 3 is accessed in any cases.例文帳に追加

その結果、第１階層メモリ２のアドレス(2s,2t),(2s+1,2t),(2s,2t+1),(2s+1,2t+1)に、第１階層の画素が書き込まれるタイミングにおいては、いずれにおいても、第２階層メモリ３の同一アドレス(s,t)にアクセスがなされる。 - 特許庁

When a power supply is abnormally shut off, the power supply area changeover part 17 limits supply of power only to a first power supply area, and the DMA controller transfers a first memory 13 to the second memory 18.例文帳に追加

電源が異常な遮断をしたとき、電源エリア切替部１７は、電源を供給するエリアを第１電源エリアに限定し、ＤＭＡコントローラは、第１メモリ１３を第２メモリ１８に転送する。 - 特許庁

The data of the memory 6 are reduced to the size of the liquid crystal display device of a camera first in a memory controller 7 and then, the display of a first time is performed at the liquid crystal display device by an image display circuit 10.例文帳に追加

このメモリ６のデータはメモリコントローラ７において、まずカメラの液晶表示装置のサイズに縮小された後、画像表示回路１０により液晶表示装置に一回目が表示される。 - 特許庁

A first detection means 15 detects data to be transferred from the volatile semiconductor memory to the non-volatile semiconductor memory, based on the first flag data stored in the second storage means at shutdown.例文帳に追加

第１の検出手段１５は、シャットダウン時、第２の記憶手段に記憶された第１のフラグデータに基づき、揮発性半導体メモリから不揮発性半導体メモリに転送すべきデータを検出する。 - 特許庁

The communication controller receives the data at a first bit rate from the camera accessory and stores it in the memory, and transmits the data read from the memory to the camera body at a second bit rate higher than the first bit rate.例文帳に追加

通信コントローラは、カメラアクセサリから第１のビットレートでデータを受信してメモリに記憶させ、該メモリから読み出したデータを第１のビットレートよりも速い第２のビットレートでカメラ本体に送信する。 - 特許庁

A fabric agent chip plays a part as an interface between a first memory controller on a first cell board in the computer system and another memory controller on another cell board in the computer system.例文帳に追加

ファブリックエージェントチップは、コンピュータシステムにおける第１のセルボード上の第１のメモリコントローラとコンピュータシステムにおける他のセルボード上の他のメモリコントローラとの間のインタフェースとしての役割を果たす。 - 特許庁

When an erasure control signal supplied in accordance with an erasure command indicates a first erasure mode, an erasure selecting circuit selects all memory regions in memory block selected by a first address signal.例文帳に追加

消去選択回路は、消去コマンドに対応して供給される消去制御信号が第１消去モードを示すとき、第１アドレス信号により選択されるメモリブロック内の全メモリ領域を選択する。 - 特許庁

Consequently, the memory element having the first conductive layer, the second conductive layer, and the memory layer sandwiched by the first conductive layer and the second conductive layer is manufactured simply and quickly, by conducting the preprocessing.例文帳に追加

よって、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層に挟持されたメモリ層とを有する記憶素子を、前処理を行うことで簡便に作製することができる。 - 特許庁

A first two-dimensional conductor (18) extends in two dimension and crosses the upper end of the first memory cell while a second two-dimensional conductor extends in two dimension and crosses the lower end of the second memory cell.例文帳に追加

第１の第２次元導体（１８）は第２次元内に延在し、第１のメモリセルの上端と交差し、第２の第２次元導体は第２次元内に延在し、第２のメモリセルの下端と交差する。 - 特許庁