「output buffer」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

To provide an image display apparatus capable of avoiding a halved output speed without the need for many buffer memories.例文帳に追加

数多くのバッファメモリを用意することなく、出力速度の半減を回避することができる画像表示装置を得ることを目的とする。 - 特許庁

In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.例文帳に追加

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁

A source signal line drive circuit has a plurality of analog buffer circuits; a group of circuits is composed of a plurality of source signal lines and the plurality of analog buffer circuits; and connection changes for each period in the analog buffer circuit and the source signal line in the group of circuits, thus averaging a variation in the output of the analog buffer circuit and obtaining the uniform screen.例文帳に追加

ソース信号線駆動回路は複数のアナログバッファ回路を有し、複数のソース信号線と複数のアナログバッファ回路は回路群を構成し、回路群内のアナログバッファ回路とソース信号線は期間毎に接続が変化する構成を取ることによって、アナログバッファ回路の出力バラツキを平均化し、均一な画面を得ることが出来る。 - 特許庁

The phase shift of the output pulses from the delay buffer DB0 and the delay buffer DB30 are adjusted to about ±45° referring to the phase of the center delay buffer DB15 of the delay buffers DB0-DB30 with respect to the input CLK input to the delay buffer DB0.例文帳に追加

ディレイバッファＤＢ０に入力する入力ＣＬＫに対して、ディレイバッファＤＢ０からの出力パルスの位相変化量と、ディレイバッファＤＢ３０からの出力パルスの位相変化量は、ディレイバッファＤＢ０〜ＤＢ３０の中心位置のディレイバッファＤＢ１５からの出力パルスの位相を基準として±４５°近辺となるように調整されている。 - 特許庁

In the reproducing device S2, the DSI data as retrieval control information is extracted from a demodulated signal Sdm demodulated by a pickup 80 and a demodulation correction part 81 by a system buffer 85 before an input to a track buffer 83, and the PCI data as the reproduction indication control information is extracted by a PCI buffer 94 after an output from the track buffer 83.例文帳に追加

再生装置Ｓ２においては、ピックアップ８０及び復調訂正部８１により復調された復調信号Ｓdmから、トラックバッファ８３への入力前に検索制御情報であるＤＳＩデータをシステムバッファ８５で抽出し、トラックバッファ８３からの出力後に再生表示制御情報であるＰＣＩデータをＰＣＩバッファ９４で抽出する。 - 特許庁

A rate control unit 212 adjusts the transmission rate when transmitting data, a buffer control unit 211 resizes a transmission buffer 211a for temporarily storing the data based on the transmission rate, and controls the transmission buffer 211a to temporarily store the data smaller than the addable size, that is smaller than the size of the transmission buffer 211a, and to output that data to an RTP transmission unit 113.例文帳に追加

レート制御部２１２は、データを送信する際の送信レートを調整し、バッファ制御部２１１は、送信レートに基づいて、データを一時的に保存するための送信バッファ２１１aのサイズを変更し、送信バッファ２１１aに、送信バッファ２１１aのサイズよりも小さい追加可能サイズ以下のデータを一時的に保存させ、RTP送信部１１３に出力させる。 - 特許庁

The control apparatus can be constituted of an input image buffer 32, an output image buffer 36 and an address management part for requesting reading/writing from/in the buffer 32/36 to the memory out of a control part-address management part 31 and can be integrated into the encoding circuit 18 like the shown figure.例文帳に追加

この制御装置は、入力画像バッファ３２及び出力画像バッファ３６と、制御部・アドレス管理部３１のうちのメモリにバッファ３２／３６に対する読み出し／書き込み要求を行うアドレス管理部とで構成でき、図示のように符号化回路１８に組み込むこともできる。 - 特許庁

When data stored in a memory are transferred to a buffer in the output unit, a first mode in which data equal to the buffer size are transferred and a second mode in which data smaller than the buffer size are transferred a plurality of times are used to transfer the data stored in the memory.例文帳に追加

メモリに保持しているデータを前記出力手段のバッファに転送する際に、バッファのサイズに相当する量のデータを転送する第１モードとバッファのサイズより小さい量のデータを複数回転送する第２モードとを用いてメモリの保持するデータを転送する。 - 特許庁

A rate control unit 115 adjusts a transmission rate in transmitting data, and a buffer control unit 112 changes the size of a transmission buffer 112a for temporarily storing data based on the transmission rate and reads out the data stored in the transmission buffer 112a for output to an RTP transmission unit 113.例文帳に追加

レート制御部１１５は、データを送信する際の送信レートを調整し、バッファ制御部１１２は、送信レートに基づいて、データを一時的に保存するための送信バッファ１１２aのサイズを変更し、送信バッファ１１２aに保存されているデータを読み出してRTP送信部１１３に出力する。 - 特許庁

A relay station 20 stores the received packets in a transfer buffer corresponding to a combination of a transmission destination and a transmission source, encodes using network-coding the packets output from each transfer buffer in a reception order to generate NC packets, and stores the NC packets in an ACK standby buffer to be transmitted.例文帳に追加

中継局２０は受信パケットを送信先及び送信元に対応した転送バッファに格納し、各転送バッファが受信順に出力したパケットにネットワークコーディングの符号化を行なってＮＣパケットを生成し、ＡＣＫ待機バッファに格納して送信する。 - 特許庁

Further, the apparatus includes a data line selecting means for electrically connecting one data line to be inspected among the N data lines selectively to the one corresponding analog buffer for every data line group and an analog buffer selecting means for selecting the output from the one analog buffer.例文帳に追加

更に、データ線群毎に、Ｎ本のデータ線のうち検査すべき一のデータ線を選択的に、複数のアナログバッファのうち対応する一のアナログバッファに電気的に接続するデータ線選択手段と、一のアナログバッファからの出力を選択するアナログバッファ選択手段とを備える。 - 特許庁

The display output part 18 transmits the image data of the frame buffer 22 to the plurality of display devices 16a and 16b, reads the image data not stored in the frame buffer 22 from an image data storage part 12 to transmit the image data to the display devices 16a and 16b, and writes the image data in the frame buffer 22.例文帳に追加

表示出力部１８は、フレームバッファ２２の画像データを複数の表示デバイス１６ａ，１６ｂに送信し、フレームバッファ２２に記憶されていない画像データを画像データ記憶部１２から読み出して表示デバイス１６ａ，１６ｂに送信すると共にその画像データをフレームバッファ２２に書き込む。 - 特許庁

In the interface part which connects between the elevator control board and the elevator monitoring board, a buffer in which the share of an output buffer to a monitoring signal is not fixed so as to be usable optionally, so that the buffer can be used effectively and the constitution of the device for the interface part can be simplified.例文帳に追加

エレベータ制御盤とエレベータ監視盤との間を接続するインターフェース部において、監視信号に対する出力バッファの分担を固定せず任意に使用可能なバッファを設けたことにより、バッファの有効活用を図り、インターフェース部の装置構成を簡略化した。 - 特許庁

The data are stored in a ring buffer memory 5 at a predetermined input rate, after the readout to a error-correction circuit 9 and error-correction processing are performed, they are again written in the ring buffer memory 5, and then is applied from the ring buffer memory 5 to a decode section 20 at an output rate below the input rate.例文帳に追加

このデータは、リングバッファメモリ５に、所定の入力レートで記憶され、誤り訂正回路９に読み出されて誤り訂正処理がなされた後、再度リングバッファメモリ５に書き込まれ、リングバッファメモリ５から入力レート以下の出力レートで、デコード部２０に供給される。 - 特許庁

In a data write operation using the second operation mode, a data transfer section 17 transfers data, which is supplied from an input/output section 40, to a buffer section 12 via a data bus DIR; transfers the data transferred to the buffer section 12 to an error correction section 20; and transfers parity data generated in the error correction section 20 to the buffer section 12.例文帳に追加

データ転送部17は、第２の動作モードにおいて、データの書き込み時、データバスDIRを介して入出力部40から供給されたデータをバッファ部12に転送し、バッファ部12に転送されたデータをエラー訂正部20に転送し、エラー訂正部20において、生成されたパリティデータをバッファ部12に転送する。 - 特許庁

The differential input buffer 2 consists of an internal differential input buffer 122, that receives a differential signal (strobe P signal 26 and strobe N signal 27), an internal differential input buffer 224, that receives the strobe P signal 26 and an external reference voltage-use power supply 23, and the phase comparator 21 that receives output signals from the internal differential input buffer 122 and the internal differential input buffer 224.例文帳に追加

差動入力バッファ２は、差動信号（ストローブＰ信号２６、ストローブＮ信号２７）を入力とした内部差動入力バッファ１２２と、ストローブＰ信号２６と外部参照電圧用電源２３を入力とした内部差動入力バッファ２２４と、内部差動入力バッファ１２２と内部差動入力バッファ２２４の出力信号を入力とした、位相比較器２１から構成される。 - 特許庁

The gradation voltage generating device includes: a source buffer enable adjusting register 17 wherein an enable width corresponding to RGB gradation data is stored; a source buffer enable control circuit 21 that outputs a control voltage having the enable width stored in the source buffer enable adjusting register 17; and a source buffer 15 that generates a gradation voltage OUTn on the basis of the control voltage output from the source buffer enable control circuit 21.例文帳に追加

ＲＧＢデータの階調に対応したイネーブル幅が記憶されたソースバッファイネーブル調整レジスタ１７と、このソースバッファイネーブル調整レジスタ１７に記憶されたイネーブル幅を有する制御電圧を出力するソースバッファイネーブル制御回路２１と、このソースバッファイネーブル制御回路２１から出力された制御電圧によって階調電圧ＯＵＴｎを生成するソースバッファ１５と、を具備する。 - 特許庁

Then an output decision section 17 allows each TS packet buffer to output packets according to a table reference system on the basis of an interleave table stored in a memory section 20 and to output the priority packets according to an event request system when a priority output is requested.例文帳に追加

そして、出力決定部１７によって、メモリ部２０に保持されたインタリーブテーブルに基づいて、テーブル参照方式により各ＴＳパケットバッファを出力するとともに、優先出力要求が行われたときには、イベント要求方式によって優先パケットを出力する。 - 特許庁

The switch control of an output switch section 29 is performed so that the signal in the pixel column outputting the signal from the output terminal next may not be output from a buffer amplifier 30, until an effective pixel period in the pixel column outputting the signal from the output terminal first is completed.例文帳に追加

そして、先に出力端子から信号を出力する画素列における有効画素期間が終了するまでは、次に出力端子から信号を出力する画素列における信号がバッファアンプ３０から出力されないように出力切換部２９のスイッチ制御を行う。 - 特許庁

The voltage adjustment circuit 120 is connected between the output end of the operation amplifier and the input end of rectifying device, and when the voltage of the output end of the operational amplifier is lower than the voltage of the output end of the buffer amplifier, the voltage of the input end of the rectifying device is made higher than the voltage of the output end of the operational amplifier.例文帳に追加

電圧調整回路１２０は、オペアンプ出力端と整流素子入力端の間に接続されており、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも低い場合に、整流素子入力端の電圧をオペアンプ出力端の電圧よりも高くする。 - 特許庁

To provide a semiconductor integrated circuit having an output buffer circuit which rises or falls an output signal on an output terminal up or down to a specific voltage at a desired through-rate, without depending on the value of capacitance of a load connected to the output terminal.例文帳に追加

出力端子に接続された負荷の静電容量の大きさに依存することなく、所望のスルーレートで出力端子の出力電圧を所定の電圧に立ち上げ、または立ち下げることができる出力バッファ回路を有する半導体集積回路を提供する。 - 特許庁

The output circuit includes a main buffer circuit 1 for outputting differential output signals BP, BN according to a differential input signal DI from a pair of output terminals 31, 32, and a trimming circuit 2 for adjusting the impedances of the pair of output terminals 31, 32 according to control signals CS.例文帳に追加

本発明による出力回路は、差動入力信号ＤＩに応じた差動出力信号ＢＰ、ＢＮを出力端子対３１、３２から出力するメインバッファ回路１と、制御信号ＣＳに応じて出力端子対３１、３２のインピーダンスを調整するトリミング回路２とを具備する。 - 特許庁

After data read out from a memory cell matrix 14 in parallel are held in a data latch 17, they are selected successively by an output selector 18 according to timing signals SL0 to SL15 given from a controller 20 and output in series from an output buffer 19 as output data DO.例文帳に追加

メモリセルマトリックス１４から並列に読み出されたデータは、データラッチ１７に保持された後、コントローラ２０から与えられるタイミング信号ＳＬ０〜ＳＬ１５に従って順次出力セレクタ１８によって選択され、出力バッファ１９から出力データＤＯとして直列に出力される。 - 特許庁

This output signal is inputted to a peak detecting circuit 35 to which a capacitor and a resistance are connected and which maintains a peak value of the output of the gain buffer by accumulating electric charges in the capacitor, and its output and the output of a reference resistance 53 are inputted to a comparator 36 to generate a burst packet detection signal.例文帳に追加

これをコンデンサと抵抗が接続されコンデンサに電荷を蓄えることによって前記ゲインバッファの出力のピーク値を維持するピーク検出回路３５に入力し、その出力とリファレンス４２の出力とをコンパレータ３６に入力してバーストパケット検出信号を生成する。 - 特許庁

This tester includes a plurality of output terminals 3 for outputting a signal from an internal circuit 7, buffer circuits 4, 5, 6 respectively disposed between the plurality of output terminals 3 and the internal circuit 7, and a delay circuit 8 connected to the specified buffer circuit 4 to delay a signal from the internal circuit 7.例文帳に追加

内部回路７からの信号を出力する複数の出力端子３と、複数の出力端子３と内部回路７の間にそれぞれ設けられたバッファ回路４，５，６・・・と、特定のバッファ回路４と接続され、内部回路７からの信号を遅延させる遅延回路８とを備える。 - 特許庁

The image data transferred to the input buffer memory 41 are input to a memory 42 for image rotation according to a write address generated by a write address generation means 44, then output according to a read address generated by a read address generation means 45 and supplied to an output buffer memory 46.例文帳に追加

入力バッファメモリ４１に転送された画像データはライトアドレス生成手段４４が生成するライトアドレスに従って画像回転用メモリ４２に入力された後、リードアドレス生成手段４５によって生成されるリードアドレスに従って出力され、出力バッファメモリ４６に供給される。 - 特許庁

An image processing apparatus comprises a buffer memory 21 for storing a color mosaic image output from an imaging device 5, and a demosaic section 28 which performs image deformation upon the color mosaic image output from the buffer memory 21 and produces a color image with a plurality of color information items for each pixel.例文帳に追加

【解決手段】撮像素子５から出力された色モザイク画像を記憶するバッファメモリ２１と、バッファメモリ２１から出力された色モザイク画像に対して、画像変形を行うと共に１画素毎に複数の色情報を備えたカラー画像を生成するデモザイク部２８とを備える。 - 特許庁

The semiconductor integrated circuit comprises an external connection terminal 1, the electrostatic discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 41, an interpower supply electrostatic discharge protective circuit 6, and a gate voltage control circuit 7.例文帳に追加

本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路４１と、電源間静電放電保護回路６と、ゲート電圧制御回路７とを備えている。 - 特許庁

A computer 4 divides test data of (N+M) bits into A bit data for a step and B bit data for an offset and sends them to an input buffer 5, receives an output from an output buffer 6 to search all change points of digital outputs with respect to analog inputs, thereby measuring the nonlinearity.例文帳に追加

計算機４は、N＋Mビットのテストデータをステップ用のＡビットとオフセット用のＢビットに分割して入力バッファ５に送るとともに、出力バッファ６の出力を取り込んで、アナログ入力に対するデジタル出力の変化点を全点サーチすることで非直線性を測定する。 - 特許庁

The semiconductor integrated circuit has a terminal 1 for an external connection, the static-discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 51, the static-discharge protective circuit 6 between power supplies and a substrate-potential control circuit 7.例文帳に追加

本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路５１と、電源間静電放電保護回路６と、基板電位制御回路７とを備えている。 - 特許庁

To reduce a power-supply noise generated by an output buffer circuit which outputs a signal to the outside while an increase in a chip size and a drop in an integration degree are being suppressed and to reduce a power-supply noise, at a time when outputs of especially a plurality of output buffer circuits are toggled simultaneously or nearly simultaneously.例文帳に追加

チップサイズの増加や集積度の低下を抑えながら、外部に対し信号を出力する出力バッファ回路などで生じる電源ノイズを低減すると共に、特に複数の該出力バッファ回路の出力が同時ないしはほぼ同時にトグルする際の電源ノイズを低減する。 - 特許庁

When a reading means 3 is moved and data of the prescribed quantity read from a recording medium 12 is stored in a buffer 10, the movement of the reading means 3 is stopped by a movement stop means P1, while the data stored in the buffer 10 is output by an output means 9.例文帳に追加

読み取り手段３を移動させて記録媒体１２から読み取った所定量のデータがバッファ１０に格納されると、移動停止手段Ｐ１によって読み取り手段３の移動を停止させると共に、出力手段９によって該バッファ１０に格納されているデータを出力する。 - 特許庁

Next, a 2nd clock 119 is inputted, and the slew rate of the output buffer 114 is made to increase or decrease so that the phase of the second clock 119 is made in identical with a second differential buffer output signal 220 which starts when the transmission path sending out signals 113 are a 2nd reference voltage 152 or more.例文帳に追加

次に第２のクロック１１９を入力し、第２のクロック１１９と伝送路送出信号１１３が第２の参照電圧１５２以上のとき立ち上がる第２の差動バッファ出力信号２２０の位相を一致させるように出力バッファ１１４のスルーレートを増減させる。 - 特許庁

To provide an output buffer circuit which implements the performance test of a receiving circuit in a state where a single LSI unit or short wiring is connected, by achieving the pseudo transmission loss of a practical use state by adjusting an adjustable pre-emphasis amount of the output buffer circuit including a pre-emphasis function.例文帳に追加

プリエンファシス機能を有する出力バッファ回路の、調整可能なプリエンファシス量を調整して、実使用状態の擬似的な伝送損失を実現して、ＬＳＩ単体または短い配線を接続した状態で、受信回路の性能テストを実施する出力バッファ回路を提供する。 - 特許庁

A CPU 1 and an arithmetic circuit 23 are connected by an address bus 3, the CPU 1 and an output buffer 22 are connected by a data bus 4, and a read command signal from the CPU 1 is supplied to the output buffer 22 via a command bus 3 and a decoder 21.例文帳に追加

ＣＰＵ１と演算回路２３との間がアドレスバス３により接続されており、ＣＰＵ１と出力バッファ２２との間がデータバス４により接続されており、ＣＰＵ１からのリードコマンド信号がコマンドバス３およびデコーダ２１を介して出力バッファ２２に供給される。 - 特許庁

When a test operation mode is designated by the mode signal MOD, each terminal B of the input side selector 15 and the output side selector 17 is selected, and the logic circuit 16 is disconnected, and the input buffer 14 and the output buffer 19 are connected together in one-to-one correspondence through a bypass circuit 18.例文帳に追加

モード信号ＭＯＤで試験動作モードを指定すると、入力側セレクタ１５と出力側セレクタ１７の端子Ｂが選択され、論理回路１６が切り離されて、バイパス回路１８を介して入力バッファ１４と出力バッファ１９が１対１に接続される。 - 特許庁

An output controller is constituted to read the non-secure data from the non-secure buffer and the secure data from the secure buffer and to merge the non-secure data and the secure data in order to produce a combined data stream, the output data stream is taken out from the combined data stream.例文帳に追加

出力コントローラは、非安全バッファからの非安全データと安全バッファからの安全データを読み出すとともに、複合データ・ストリームを発生するために非安全データと安全データをマージするように構成され、出力データ・ストリームは複合データ・ストリームから取り出される。 - 特許庁

In the period T1, a sound section and a silence section exist for 30 ms, no data are accumulated in an output buffer, the silence section is completely eliminated, the front and back sound sections are joined with each other and only the data in the sound portion are completely written into the output buffer.例文帳に追加

期間Ｔ１では、有音部分と無音部分が３０ｍ秒分ずつ存在し、出力バッファにデータが全く蓄積されていないので、無音部分を全て削除し、前後の有音部分を接合して、有音部分のデータのみを全て出力バッファに書き込む。 - 特許庁

The reference voltage generation circuit is provided with: a first resistor R3 which receives an output Vref of the buffer amplifier 10 at one end and connects a first constant current source 12 to the other end; and a second resistor R4 which receives the output Vref of the buffer amplifier 10 at one end and connects a second constant current source 14 to the other end.例文帳に追加

バッファアンプ１０の出力Ｖｒｅｆを一端に受け他端に第１定電流源１２が接続された第１抵抗Ｒ３と、バッファアンプ１０の出力Ｖｒｅｆを一端に受け他端に第２定電流源１４が接続された第２抵抗Ｒ４を設ける。 - 特許庁

The buffering element is provided between the first amplifier and the second amplifier, holds the bandwidth of an output buffer, increases a gain and returns a part of a buffered signal to the first amplifier to buffer an output signal of the first amplifier.例文帳に追加

バッファリング素子は第１増幅素子と前記第２増幅素子との間に設けられ、出力信号の帯域幅を保持し、利得を増加し、バッファリングされた信号の一部を前記第１増幅素子に戻すことにより、前記第１増幅素子の出力信号をバッファリングする。 - 特許庁

The modification is performed while decoding information via e.g., software and hardware in the decoding process, double output buffer are activated, a parallel decoding selector and a differential decoding selector are activated, a decompression process is executed and an image is displayed in the corresponding output buffer.例文帳に追加

変更は、デコーディングプロセスで、例えばソフトウェアおよびハードウェアを介して情報をデコードする間に行われ、二重出力バッファがアクティブ化され、平行デコーディングセレクタおよび差デコーディングセレクタがアクティブ化され、圧縮解除プロセスが実行され、イメージが対応する出力バッファで表示される。 - 特許庁

The first clamp circuit 18 clamps a first video signal at an output voltage of a second buffer circuit 3 to which a bias potential Vb is connected, and the second clamp circuit 19 clamps a second video signal at an output voltage of a first buffer circuit 2 to which a voltage source Vb is connected.例文帳に追加

第１のクランプ回路１８は第１の映像信号をバイアス電位Ｖｂが接続された第２のバッファ回路３の出力電圧にクランプし、第２のクランプ回路１９は第２の映像信号を電圧源Ｖｂが接続された第１のバッファ回路２の出力電圧にクランプする。 - 特許庁

Port control sections 20#1 to 20#n have an output buffer 201 shared by input ports #1 to #n, upon the receipt of a packet through port control, a packet transfer processing section 11 discriminates the destination of the packet and transfers the received packet to the output buffer of the port control section corresponding to the destination.例文帳に追加

ポート制御部２０＃１〜２０＃ｎは各入力ポート＃１〜＃ｎに共通の出力バッファ２０１を有し、ポート制御を介してパケットを受信した場合に、パケット転送処理部１１はその送信先を判断して受信パケットをその送信先に対応するポート制御部の出力バッファに転送する。 - 特許庁

Then, the amplitude of oscillation output appearing between a first buffer amplifier and the second buffer amplifier is detected by an amplitude control circuit and the signal level on the input side of the amplifying element of the oscillation circuit is controlled on the basis of the detected amplitude so that the amplitude of oscillation output reaches a set value.例文帳に追加

そして振幅制御回路により第１のバッファアンプと第２のバッファアンプとの間に現れる発振出力の振幅を検出し、検出した振幅に基づいて発振出力の振幅が設定値になるように当該発振回路の増幅素子の入力側の信号レベルを制御する。 - 特許庁

An output part 14 is provided with the buffer memory 23 for temporarily storing the video data outputted from the recording and reproducing part 13 and the SD I/F 20 outputting the video data outputted from the buffer memory 23.例文帳に追加

出力部１４は、記録再生部１３から出力された上記映像データを一時記憶するためのバッファメモリ２３と、バッファメモリ２３から出力された上記映像データを出力するＳＤＩ／Ｆ２０を備える。 - 特許庁