「parallel memory」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

Pixel data DG are imparted to the plurality of memory blocks 81-88 in common, and the pixel data DG are developed to the parallel data DP of the prescribed data width and are stored.例文帳に追加

これら複数のメモリブロック８１〜８８には、画素データＤＧが共通に与えられ、この画素データＤＧが所定データ幅のパラレルデータＤＰに展開されて記憶される。 - 特許庁

If the start processing from hibernation is performed, the size of a memory management area is reduced to a size required for kernel initialization and a hibernation image is read in parallel with hardware initialization.例文帳に追加

ハイバネーション起動処理を行う場合、メモリ管理領域のサイズをカーネル初期化のために必要なサイズにまで抑え、ハードウェア初期化と並行してハイバネーションイメージを読み込む。 - 特許庁

The switching part of the first pipeline stage inputs even-number and odd-number data read in parallel from a memory cell to even-number and odd-number data latches.例文帳に追加

第１パイプライン段のスイッチング部は、メモリセルから並列に読出される偶数データ及び奇数データを第１パイプライン段の偶数データラッチ及び奇数データラッチに入力する。 - 特許庁

Thus, processing for loading the instruction group of a processing routine corresponding to the interrupt factor from a memory 13 to the cache 202 is executed in parallel with processing by the interrupt handler.例文帳に追加

これにより、割り込み要因弐対応する処理ルーチンの命令群をメモリ１３からキャッシュ２０２にロードする処理が、割り込みハンドラによる処理と並行して実行される。 - 特許庁

To provide a semiconductor memory in which occurrence of cross talk between adjacent signal lines can be prevented effectively when a plurality of signal lines are arranged in parallel.例文帳に追加

複数の信号線が並行して配設されている場合に、隣接する信号線間でクロストークが生じることを効果的に回避できる半導体記憶装置を提供する。 - 特許庁

To provide a memory access processor capable of guaranteeing the order of transfer among plural elements having the same address in the case of accessing the memories of plural elements in parallel.例文帳に追加

複数の要素を並列にメモリアクセスする場合に、同一アドレスを有する複数の要素間で転送順序保証できるメモリアクセス処理装置を提供する。 - 特許庁

The semiconductor storage device includes a first cell group CG1 in which at least two memory cells containing ferroelectric capacitors and transistors connected in parallel are connected in series.例文帳に追加

半導体記憶装置は、並列接続された強誘電体キャパシタとトランジスタとを含むメモリセルが少なくとも２つ直列接続された第１セル群ＣＧ１を有する。 - 特許庁

An expansion circuit 203 is provided in parallel with a Centronics interface means 202 between a connector such as the Centronics in a main substrate of a printer and a memory controller 205 in the main substrate.例文帳に追加

プリンタのメイン基板におけるセントロニクス等のコネクタと、メイン基板内のメモリコントローラ２０５との間に、セントロニクスインターフェース手段２０２と並列に増設回路２０３を設ける。 - 特許庁

To provide a communication control apparatus and method whereby the parallel processing capability of hardware can be developed, the memory management method can be simplified, and transmission data can be outputted as frames at a high speed.例文帳に追加

ハードウェアが持つ並列処理能力を発揮でき、メモリ管理方法も単純化され、高速に送信データをフレームとして出力することを課題とする。 - 特許庁

The semiconductor storage device is provided with: memory cell arrays MA including a plurality of mutually parallel word lines WL; a plurality of mutually parallel bit lines BL formed so as to cross the word lines WL; and memory cells MC which are arranged at intersections with the word lines WL and the bit lines BL and each of which has a variable register VR and a diode Di connected thereto serially.例文帳に追加

半導体記憶装置は、互いに平行な複数のワード線ＷＬと、ワード線ＷＬと交差するように形成された互いに平行な複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交差部に配置され、可変抵抗素子ＶＲとダイオードＤｉとが直列接続されたメモリセルＭＣを含むメモリセルアレイＭＡとを備える。 - 特許庁

When the transfer of the program for system start under the DMA control part 10 is completed, the CPU 5 performs system start according to the program of system start read from the external memory 3, and the DMA control part 10 reads the program for system control from the flash memory 2, and transfers it to the external memory 3 simultaneously in parallel.例文帳に追加

ＣＰＵ５は、ＤＭＡ制御部１０によるシステム起動用のプログラムの転送が完了したときに、外部メモリ３から読み出したシステム起動用のプログラムに従ってシステムの起動を行う一方、同時並行的に、ＤＭＡ制御部１０は、フラッシュメモリ２からシステム制御用のプログラムを読み出し外部メモリ３へ転送する。 - 特許庁

Further, the semiconductor memory device includes: a plurality of binary-valued memory cells disposed on the main plane of the semiconductor substrate along a second direction in parallel to the main plane; and a third semiconductor region of a second conductive type, selectively disposed on the surface of the semiconductor substrate between each binary-valued memory cell.例文帳に追加

さらに、前記半導体基板の前記主面上に設けられ、前記主面に対して平行な第２の方向に沿って設けられた複数の２値記憶セルと、前記２値記憶セルの間の前記半導体基板の表面に選択的に設けられた第２導電形の第３半導体領域と、を備える。 - 特許庁

A plurality of first parallel trenches extended in a first direction are formed in the laminated first wiring material, memory cell, and memory cell material, and first wiring 27 extended in the first direction and the memory cell material that is self-aligned to the first wiring 27 and is isolated by the first trench are formed.例文帳に追加

積層された第１の配線材料及びメモリセル及びメモリセル材料に第１方向に延びる複数の平行な第１の溝を形成して第１方向に延びる第１の配線２７及びこの第１の配線２７に自己整合された第１の溝で分離されたメモリセル材料を形成する。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

There provided is a verify control circuit that, upon operation of verifying excessive writeback which determines whether a value satisfies an upper limit of a threshold voltage after erasure and writeback of selected memory cells to be erased, selects different memory cells in the same column in parallel and performs determination according to storage data of these selected memory cells.例文帳に追加

消去対象の選択メモリセルの消去および書き戻し後の閾値電圧の上限値を満たしているかを判定する過書き戻しベリファイ時に、同一列かつ異なるメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行うベリファイ制御回路を備える。 - 特許庁

Each instruction of the pipeline processing is executed in a computing step that comprises parallel processing of an instruction fetch IF for reading instructions from a programmable memory, an instruction decode ID for the instructions read, and a memory access MA, and the execution EXE of a logic operation that does not use data read by the memory access, if the data are not necessary.例文帳に追加

パイプライン処理の各命令の実行は、 プログラムメモリから命令を読み出すインストラクションフェッチＩＦと、 読み出した命令のインストラクションデコードＩＤとメモリアクセスＭＡの並行処理と、 メモリアクセスで読み出したデータが不要であればそれを仕様しない論理演算の実行ＥＸＥとからなる演算ステップとする。 - 特許庁

The E beam system stores the calibration data by using a flash EPROM and generates one set of super-parallel beams with a scale of 1,000 beams by receiving on/off signals directed by an address system of a memory array with each electron source mounted on the memory array as a geometrical array to trace a memory array structure.例文帳に追加

Ｅビーム・システムは、フラッシュＥＰＲＯＭを使用して較正データを記憶し、メモリ・アレイのアドレス・システムによって向けられたオン／オフ信号を受信することにより１０００本の規模の１組の超並列ビームを発生し、個々の電子源はメモリ・アレイの構造を追跡する幾何学的アレイとしてメモリ・アレイの上に取り付けられる。 - 特許庁

A plurality of memory card slots, for instance, two slots such as a first micro SD^TM slot 4a and a second micro SD^TM slot 4b for respectively mounting a plurality of micro memory cards such as micro SD^TM memory cards therein are mounted on a body side of a housing 1 in parallel or vertically, or separately mounted on a lid-side housing as well.例文帳に追加

複数枚のマイクロメモリカード例えばmicroＳＤ^ＴＭメモリカードをそれぞれ装着する複数個のメモリカードスロット例えば２個の第１microＳＤ^ＴＭスロット４ａ、第２microＳＤ^ＴＭスロット４ｂを、筐体１の本体側に並列にまたは上下に、または、分離して、蓋側筐体にも実装する。 - 特許庁

A selector 504 sets the combination of the group of memories 505 and the memory control units 501-504, and image data subjected to parallel/serial conversion by the memory control units 501-504 are subjected to various image processing according to modes by an image editing processor 506.例文帳に追加

セレクタ５０４はメモリ群５０５とメモリコントロール部５０１〜５０４の組み合わせを設定し、メモリコントロール部５０１〜５０４でパラレル／シリアル変換された画像データは画像編集処理部５０６でモードに従って各種画像処理が実施される。 - 特許庁

Power is supplied to an inversion layer interconnection 15 at the end portion 19 and the central portion 20 of the memory mat, and an interconnection 14 formed in parallel with a word line WL (control electrode 6) is employed for power supply at the central portion 20 of the memory mat.例文帳に追加

反転層配線１５へはメモリマットの端部１９とメモリマットの中央部２０において給電されており、メモリマットの中央部２０での給電はワード線ＷＬ（制御電極６）と並行して形成された配線１４が用いられる。 - 特許庁

To provide a semiconductor storage device having a memory cell array performing injection of source side channel hot electrons by which data can be written in plural memory transistors or can be read out from the transistors in parallel, and increasing operation speed of a program including verifying can be realized.例文帳に追加

複数のメモリトランジスタを並列に書き込むまたは読み出すことができ、ベリファイを含むプログラムの高速化を実現できるソースサイド・チャネルホットエレクトロン注入を行うメモリセルアレイを有する半導体記憶装置およびその駆動方法を提供する。 - 特許庁

To provide a semiconductor memory device capable of carrying out a parallel test which compares outputs of a plurality of data output lines in a short period of time, in the semiconductor memory device in which the data output lines such as MIO lines are commonly used by a plurality of BANKs.例文帳に追加

複数のＢＡＮＫでＭＩＯ線等のデータ出力線を共通化した半導体記憶装置において複数のデータ出力線の出力を比較するパラレルテストを短時間で行うことができる半導体記憶装置を提供する。 - 特許庁

A lower series/parallel shift section is connected between a lower memory bank section and the input/output block section, and an interface logic circuit section generates a signal for selecting the upper or the lower memory bank section by an externally received write-in or read-out instruction.例文帳に追加

下部直／並列シフト部は下部メモリーバンク部と入／出力ブロック部の間に接続され、インターフェースロジック回路部は外部から受信された読み取り又は書き込み命令により上部又は下部メモリーバンク部を選択するための信号を発生する。 - 特許庁

When the transfer of data of an HTTP session 1 is required by parallel processing, a shared memory generation request is issued to a print processing part 13 from a communication processing part 12 of an image forming device 1, and placed in a buffer for shared memory management.例文帳に追加

並行処理によりＨＴＴＰセッション１のデータの転送が必要になった場合に、画像形成装置１の通信処理部１２から印刷処理部１３に対し、共有メモリ生成要求が発行され、共有メモリ管理用バッファに置かれる。 - 特許庁

To provide a semiconductor memory structure having a constitution of a memory cell array which can process many input/output data simultaneously in parallel and a redundant relieving circuit which can perform efficiently redundant relieving for the above.例文帳に追加

同時並列に多数の入出力データを取扱うことができるメモリセルアレイの構成と、これに対して効率的に冗長救済を行なうことのできる冗長救済回路とを併せ持つ半導体記憶装置の構成を提供する。 - 特許庁

X system and Y system signal lines corresponding to X system and Y system selecting signals from an input circuit to which X system and Y system selecting signals of the memory cell of the memory mat to the control circuit are arranged in parallel.例文帳に追加

上記メモリマットのメモリセルのＸ系及びＹ系選択信号が供給される入力回路から上記制御回路に至るまでの上記Ｘ系及びＹ系選択信号に対応したＸ系及びＹ系信号線を並走して配置させる。 - 特許庁

The S/P converting part 103 converts the transmitting signal from a serial data format to a parallel data format, reads a re-sending signal twice out of a memory in first re-sending and reads the re-sending signal four times from the memory in second re-sending.例文帳に追加

Ｓ／Ｐ変換部１０３は、送信信号をシリアルデータ形式からパラレルデータ形式に変換するとともに、１回目の再送の時には再送信号をメモリより２回読み出し、２回目の再送の時には再送信号をメモリより４回読み出す。 - 特許庁

The IO interface circuit 12 can be connected to a memory interface circuit 21 of the host 20 and applies a protocol of the parallel interface for communication with the HDC unit 112 and applies a protocol of a serial interface for communication with the memory interface circuit 21, respectively.例文帳に追加

ＩＯインタフェース回路１２は、ホスト２０のメモリ用インタフェース回路２１と接続可能であり、ＨＤＣユニット１１２との通信にはパラレルインタフェースのプロトコルを、メモリ用インタフェース回路２１との通信にはシリアルインタフェースのプロトコルを、それぞれ適用する。 - 特許庁

To provide a device which calculates the sum of absolute differences for a plurality of reference pictures in parallel by the first memory access to a target picture and is an arithmetic unit capable of reducing a memory size by reducing the number of memories, and to provide its method.例文帳に追加

対象ピクチャへの１度のメモリアクセスで複数の参照ピクチャに対する差分絶対値和演算を並列に行なう装置であって、メモリ数を削減し、メモリ量を減少させることが可能な演算装置およびその方法を提供する。 - 特許庁

A parallel current path (11) extends between the heater element (2) and the remaining portion (4) of the memory element and has resistivity depending on the largeness of the phase change portion (5) and smaller than that of the phase change portion (5) so that the whole resistance of the phase change memory device is adjusted.例文帳に追加

並列電流路（１１）は、ヒータ素子（２）とメモリ素子の残りの部分（４）との間に延び、相変化部（５）の大きさに依存し且つ相変化部（５）よりも小さい抵抗を有し、従って、相変化メモリデバイスの全体の抵抗を調整する。 - 特許庁

An address generating circuit 20 allows the tone memory 18 to output the tone data or the original signal data while outputting the PCM data sequentially from the exchange memory 13 in parallel in timing corresponding to an outgoing channel needing transmission of the tone data.例文帳に追加

アドレス発生部２０は、交換メモリ１３からＰＣＭデータを順次出力させつつ、トーンデータを送出する必要がある出チャネルに対応するタイミングでは並行して、トーンメモリ１８からトーンデータあるいは原信号データを出力させる。 - 特許庁

To manufacture a memory cell and a transistor(Tr) of the peripheral circuit of the memory cell in parallel without forming an MOS structure on the surface opposed to an element separation region 107 in the element region of the Tr, with no increase in the pattern area of the Tr.例文帳に追加

メモリセルの周辺回路のトランジスタ（Ｔｒ）のパターン面積を増大させずに、このＴｒの素子領域の素子分離領域１０７と対向する面にＭＯＳ構造を形成させること無く、メモリセルとこのＴｒを並行して製造する。 - 特許庁

This semiconductor memory device has 1st and 2nd additional FETs (N1, P1) added and disposed in parallel on one of the potential lines DL, SL to supply a first and second drive voltages VDD, VSS to each of memory cells 24 in the SRAM.例文帳に追加

半導体記憶装置は、第１及び第２の駆動電位ＶＤＤ、ＶＳＳをＳＲＡＭの各メモリセル２４に供給する電位線ＤＬ、ＳＬの一方の上に並列に配設された第１及び第２の追加ＦＥＴ・Ｎ１、Ｐ１を有する。 - 特許庁

Data are transferred in parallel from two independent paths by a buffer memory control unit 11 to a rewritable buffer memory 12 in which a fixed bit length is made one data unit and data units are arranged in continuous addresses, and data are written for each data unit.例文帳に追加

定ビット長を１データ単位として連続した番地に配置した書き込み可能なバッファメモリ１２に対して、バッファメモリ制御部１１により２つ独立した経路から並列してデータを転送して、上記データ単位毎にデータの書き込みを行う。 - 特許庁

A memory control block 104 performs in parallel processing for writing in a system shared memory 105 image data of a current frame imaged by an imaging device 101, a processing for reading image data of a preceding frame stored in the system shared memory 105, and processing for writing in the system shared memory 105 composite image data generated by an image compositing block 103.例文帳に追加

メモリ制御ブロック１０４により、撮像素子１０１で撮像された現フレームの画像データをシステム共用メモリ１０５に書き込む処理と、システム共用メモリ１０５に格納された前フレームの画像データを読み出す処理と、画像合成ブロック１０３で生成された合成画像データをシステム共用メモリ１０５に書き込む処理とをそれぞれ並行して行う。 - 特許庁

A memory controller 2 accessing the plurality of writable nonvolatile memories 3-1 to 3-16 in parallel narrows writing data from the buffer memory 18-1 into the specified nonvolatile memory 3-A to the write data not yet written using only the specified nonvolatile memory 3-A as a written-in object when the power source is interrupted, thus suppressing power consumption at writing.例文帳に追加

複数の書き込み可能な不揮発性メモリデバイス（３−１〜３−１６）を並列にアクセスするメモリコントローラ（２）が、電源遮断時に、特定の不揮発性メモリデバイス（３−Ａ）のみを書き込み対象にし、バッファメモリ（１８−１）から、不揮発性メモリデバイス（３−Ａ）に書き込むデータを、書き込み済みでないライトデータに絞り込むことで、書き込み時に消費する電力を、抑えることが可能になる。 - 特許庁

This parallel processor 100 is provided with plural computing elements 40a-40f, reads command codes from a memory 110 by the unit of the command group, and actuating the computing elements 40a-40f in parallel based on the read command code to make an arithmetic process.例文帳に追加

並列演算処理プロセッサ１００は、複数の演算器４０ａ〜４０ｆを備え、命令グループ単位で、命令コードをメモリ１１０から読み出し、読み出した命令コードに基づいて各演算器４０ａ〜４０ｆを並列に動作させることにより演算処理を行う。 - 特許庁

To improve the latitude of CPU selection by mounting a parallel output part having a parallel output format and a serial output part having a serial output format on an output part and to reduce a circuit scale and power consumption by removing a memory.例文帳に追加

出力部にパラレル出力形式であるパラレル出力部とシリアル出力形式であるシリアル出力部とを共に実装してＣＰＵ選択の自由度を高め、かつメモリを排除して回路規模の削減と消費電力の低減をすることを課題とする。 - 特許庁

To efficiently manage virtual blocks in a flash memory system configured to write and read data in parallel with a plurality of flash memories by forming virtual blocks.例文帳に追加

仮想ブロックを形成して複数個のフラッシュメモリに並行したデータの書き込みや読み出しを行うように構成されたフラッシュメモリシステムにおいて、効率良く仮想ブロックの管理を行う。 - 特許庁

Thus, flash memory cells corresponding to the data bits to be programmed are successively and partially programmed in parallel and maximum current being consumed in a unit program time is reduced.例文帳に追加

このようなプログラムアルゴリズムによると、チャージポンプ回路による集積回路ダイのサイズを増加させることなくプログラムに必要な十分な量の電流を供給することができる。 - 特許庁

To reduce test time when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND flash memory, and furthermore extremely reduce the test time through parallel processing of a plurality of chips.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

At intersections of the bit lines BL and the word lines WL, memory cells MC each constituted of a diode and fuse connected in parallel between the bit lines BL and the word lines WL are arranged.例文帳に追加

ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣが配置される。 - 特許庁

Further, since the image memory 40 is composed of first and second line memories 50 and 60 each having storage capacity for one line, display operation and mixing processing can be parallel executed.例文帳に追加

しかも、各々１ラインの記憶容量を有する第１及び第２ラインメモリ５０，６０で画像メモリ４０を構成することで、表示動作と混合処理との並列実行を実現する。 - 特許庁

A plurality of word lines WL provided on the source line SL and a plurality of bit lines BL provided to a memory cell upper part are provided in parallel each perpendicular to the source line SL.例文帳に追加

ソース線ＳＬ上に設けられるワード線ＷＬとメモリセル上部に設けられるビット線ＢＬは、それぞれソース線ＳＬとは直行して、並列に複数本設けられる。 - 特許庁

A memory system creates an order rule including a sequence order in which identifiers "0" to "7" of a free block list respectively corresponding to planes P0 to P7 capable of being written in parallel lines are arranged in a prescribed order.例文帳に追加

並列書き込み可能なプレーンＰ０〜Ｐ７にそれぞれ対応するフリーブロックリストの識別子「０」〜「７」を所定の順序に並べた順序列を含む順序規則を作成する。 - 特許庁