「parallel memory」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To store even the serial data of the final cycle that are smaller than the number of bits of parallel data with no loss and then read the serial data into and out of a line memory which stores the inputted serial data after converting them into the parallel data.例文帳に追加

入力したシリアルデータをパラレル変換して格納するラインメモリにおいて、パラレルデータのビット数に満たない最終サイクルのシリアルデータもロスなくラインメモリに格納し、読み出す。 - 特許庁

The line memory device 100 includes a line memory macro 101 which uses serial/parallel conversion, a shift register 111 which has its capacity equal to the bit width of the data to be converted into the parallel data, a selector 109 and a control block 110 which controls the register 111 and selector 109.例文帳に追加

ラインメモリ装置１００は、シリアルパラレル変換を用いたラインメモリマクロ１０１、パラレル変換するデータのビット幅と同じ容量のシフトレジスタ１１１、セレクタ１０９、シフトレジスタ１１１とセレクタ１０９を制御する制御ブロック１１０とを備える。 - 特許庁

This cloth-like planar article in which a plurality of the shape memory wires 2 arranged in parallel are combined with a plurality of parallel stripe members 3 crossing the shape memory wires 2 to hold a distance W between the wires 2, 2 is characterized by applying an insulating coating to the shape memory wires 2 and/or using insulated stripe members 3.例文帳に追加

並列した複数本の形状記憶ワイヤー２に、これらワイヤー２と交差する複数本の並列した筋材３を交錯して、ワイヤー２，２の間隔Ｗを保持した布状の面状体とし、形状記憶ワイヤー２に絶縁被覆が施され及び／又は絶縁性の筋材３が用いられていること。 - 特許庁

To maintain the possible number of error corrections without reducing it even when the number of parallel of operations of a semiconductor memory chip is decreased.例文帳に追加

半導体メモリチップの動作並列数を減らしても、誤り訂正可能数を減らさずに維持することができるようにする。 - 特許庁

To perform correct testing irrespective of presence of replacement even when a plurality of memory blocks are simultaneously accessed during parallel testing.例文帳に追加

パラレルテストにおいて複数のメモリブロックに同時にアクセスする場合であっても、置換の有無に関わらず正しくテストを行う。 - 特許庁

This semiconductor device has a data processing device mounted on a wiring board and a plurality of memory devices which are accessed in parallel by the data processing device.例文帳に追加

配線基板に搭載されたデータ処理デバイスとこれによって並列アクセスされる複数個のメモリデバイスとを有する。 - 特許庁

To enable a parallel processing at high speed by preventing access collision while suppressing an increase in storage capacity for a buffer memory.例文帳に追加

バッファ記憶のための記憶容量の増加を抑えつつ、アクセスの衝突を回避して高速の並列処理を可能にする。 - 特許庁

The arbiter 17 transmits the requests to be issued in parallel from the respective masters of a master group 14 to the memory controller 13.例文帳に追加

そして、アービタ１７は、マスタ群１４の各マスタから並列に発行されるリクエストをアービトレーションしメモリコントローラ１３に送信する。 - 特許庁

A motion vector calculation section (1060) and a difference data calculation section (1062) are connected in parallel with a prediction frame memory (1030).例文帳に追加

予測フレームメモリ（１０３０）には動きベクトル算出部（１０６０）、差分データ算出部（１０６２）が並列に接続されている。 - 特許庁

Besides, throughput of a command memory can be improved because of the parallel processing of the pipeline stage IF0 and IF1.例文帳に追加

また、パイプラインステージＩＦ０とＩＦ１とが並列に行なわれるため、命令メモリのスループットを向上させることが可能となる。 - 特許庁

In this manner, the first capacitor 102 and the second capacitor 103 which are connected in parallel with the memory element 104 are formed.例文帳に追加

このように、メモリ素子１０４と並列に接続する、第１の容量１０２および第２の容量１０３を形成する。 - 特許庁

The decompressed MPEG data are recompressed by parallel recompressors (40, 42) prior to storage in frame memory.例文帳に追加

圧縮解除ＭＰＥＧデータは、フレームメモリへの記憶前に、複数の並列の再圧縮機構（４０，４２）により再圧縮される。 - 特許庁

MEMORY ACCESS CONTROL METHOD FOR PARALLEL COMPUTER SYSTEM AND ARITHMETIC PROCESSOR INTERNAL NETWORK UNIT FOR REALIZING THE METHOD例文帳に追加

並列計算機システムにおけるメモリアクセス制御方式およびその方式を実現するための演算処理装置内ネットワークユニット - 特許庁

MOSFET TR1F-TR4F are connected respectively in parallel to the MONOS memory cells TR1-TR4.例文帳に追加

ＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４に対してそれぞれ並列してＭＯＳＦＥＴ ＴＲ１Ｆ〜ＴＲ４Ｆが接続されている。 - 特許庁

The S/P converting part 202 converts the serial data read out by the serial memory 220 into the parallel data, and transfers the same to the host 210.例文帳に追加

Ｓ／Ｐ変換部２０２は、シリアルメモリ２２０が読み出した直列データを並列データへ変換し、ホスト２１０へ伝送する。 - 特許庁

To shorten the access delay time of a readout device which outputs parallel data read out from a memory after converting the data into serial data.例文帳に追加

メモリから読み出したパラレルデータをシリアルデータに変換して出力する読み出し装置のアクセス遅延時間を短縮する。 - 特許庁

Four bit parallel data of the 0th to third bit are simultaneously delivered between a memory cell array and each I/O pin of DQ0-DQ7.例文帳に追加

ＤＱ０〜ＤＱ７の各Ｉ／Ｏピンについて、０〜３ビット目の４ビットパラレルデータがメモリセルアレイとの間で同時に受け渡される。 - 特許庁

Disturbance in pipeline involved in generation of normalizing operation can be resolved by employing a future predicting parallel output Qe memory 18.例文帳に追加

正規化処理の発生に伴うパイプラインの乱れは、未来予測型並列出力Ｑｅメモリ18を採用することで解決する。 - 特許庁

At that time, because the memory 85 for the data and the memory 82 for the header are cut off by a bridge 83, the CPU 81 generates the header of the next packet in parallel with the acquisition of the payload by the MAC 84, and makes it be recorded in the memory 82 for the header.例文帳に追加

このとき、データ用メモリ８５とヘッダ用メモリ８２とはブリッジ８３により切り離されているので、CPU８１は、MAC８４によるペイロードの取得と並行して、次のパケットのヘッダを生成してヘッダ用メモリ８２に記録させる。 - 特許庁

To provide a memory card drive that suppresses degradation in a record rate due to the update of an address conversion table or management information on the conversion table to the minimum, in the memory card drive operating two or more memory cards in parallel for speeding up.例文帳に追加

複数のメモリカードを並列動作させて高速化したメモリカードドライブにおいて、アドレス変換テーブルまたは変換テーブルの管理情報の更新による記録レートの劣化を最小限に抑えるメモリカードドライブを提供する。 - 特許庁

To advance an efficient data processing by sufficiently displaying the function of a cache memory irrelevantly to the properties of memory access by an application program running on a decentralized common memory type parallel computer system.例文帳に追加

分散共有メモリ型の並列計算機システムにおいて動作させているアプリケーションプログラムのメモリアクセスの性質に左右されることなく、キャッシュメモリの機能を充分に発揮させ、効率的なデータ処理を進めることができるようにする。 - 特許庁

The invention comprises magnetic memory means comprising an MTJ cell 42, a transistor, and a bit line 44, and magnetic field generating means which is provided on the exterior of the magnetic memory means and which is for generating a global magnetic field in parallel with a bit line toward the magnetic memory means.例文帳に追加

ＭＴＪセル４２、トランジスタ、及びビットライン４４を備える磁気メモリ手段と、磁気メモリ手段の外部に備えられ、磁気メモリ手段に向かってビットラインに平行したグローバル磁場を発生させる磁場発生手段と、を備える。 - 特許庁

An image processing means 9 can execute N image processings 1 to N in parallel by a unit of the visual field based on image data stored in the memory area of the image memory 8.例文帳に追加

画像処理手段９は、画像メモリ８のメモリ領域に記憶される画像データに基づき、検査視野の単位でのＮの画像処理「１」〜「Ｎ」を並行して実行可能となっている。 - 特許庁

When the compression image data and the compression attribute data are read from the image memory, an image memory control part reads one line by one line or a plurality of the lines by a plurality of the lines basis in parallel from a higher-order address side.例文帳に追加

画像メモリ制御部は、画像メモリから圧縮画像データ及び圧縮属性データを読込む場合、上位アドレス側から１ライン又は複数のライン毎に並行して読込む。 - 特許庁

A semiconductor storage device comprises a plurality of first wires disposed in parallel with each other, a plurality of second wires disposed in such a manner as to cross the first wires and a memory cell array including memory cells.例文帳に追加

半導体記憶装置は、平行に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、メモリセルを含むメモリセルアレイとを備える。 - 特許庁

The memory array including a magnetic storage element is coated with a dielectric layer, and a ferromagnetic body is arranged inside of this dielectric layer so as to surround a side direction parallel to a wafer surface of the memory array.例文帳に追加

磁気記憶素子を含むメモリアレイを誘電体層で被覆し、この誘電体層の内部に、メモリアレイのウェハ表面に平行な側面方向を囲むように強磁性体を配置する。 - 特許庁

A reduction processing circuit 22 transfers generated reduced image data 32a to a buffer memory 27 in parallel with transfer of source image data 31 to the buffer memory 27 by a detection processing circuit 21.例文帳に追加

縮小処理回路２２は、検波処理回路２１による原画像データ３１のバッファメモリ２７への転送に並行して、生成した縮小画像データ３２ａをバッファメモリ２７へ転送する。 - 特許庁

The plurality of volatile memories 22A to 22C are connected to the memory bus 26 through memory interface parts 20A to 20D for converting from either of a serial signal or a parallel signal to another one.例文帳に追加

複数の揮発性メモリ２２Ａ〜２２Ｃは、シリアル信号及びパラレル信号の何れか一方から他方への変換を行うメモリインタフェース部２０Ａ〜２０Ｄを介してメモリバス２６に接続される。 - 特許庁

When execution of the parallel codes is completed, the memory controller 7 newly sends a signal to the selector 8, changes over access to a normal sequential code present in a main memory 2, and continues processing.例文帳に追加

並列コードの実行が終了したら、メモリコントローラ７が再びセレクタ８に信号を送り、メインメモリ２にある通常の逐次コードにアクセスを切り替えて処理を続行する。 - 特許庁

The impurity area and the word line are driven, and in the same memory cell array, for instance, a plurality of memory cells on the word line of cell arrays 1,...n+1,..., 2n+1,... are operated in parallel.例文帳に追加

そして、不純物領域およびワード線を駆動して、同じメモリセルアレイ内で、たとえばセル列１，…ｎ＋１，…，２ｎ＋１，…の同一ワード線上の複数のメモリセルを並列に動作させる。 - 特許庁

To provide a memory control device and method capable of executing an auto-refresh cycle and a memory cycle for SRAM in parallel by sharing an address bus and a data bus for SDRAM and SRAM.例文帳に追加

ＳＤＲＡＭおよびＳＲＡＭのアドレスバス、データバスを共通化して、オートリフレッシュサイクルと、ＳＲＡＭに対するメモリサイクルを並行して実施可能なメモリ制御装置および方法を提供する。 - 特許庁

By installing the two or more memory circuits in the drive circuit, holding of the data of the video signals corresponding to the two or more lines, in parallel with the memory circuits, becomes made possible.例文帳に追加

駆動回路に２つ以上の記憶回路を有することで、２つ以上のライン期間に対応するビデオ信号のデータを、記憶回路に並行して保持することが可能となる。 - 特許庁

The memory stick controller 15 shows the current transfer mode, serial or parallel, to a user by switching lighting display status of the LED 19 depending on the transfer mode of the memory stick 11.例文帳に追加

メモリースティックコントローラ１５では、メモリースティック１１の転送モードがシリアルかパラレルかでＬＥＤ１９の点灯表示状態を切り替え、現時点での転送モードをユーザに表示する - 特許庁

To guarantee data recording speed when a moving image is recorded on a memory card using a nonvolatile memory in real time or when a plurality of data records are required in parallel.例文帳に追加

不揮発性メモリを用いたメモリカードにリアルタイムに動画が記録される場合や、複数のデータ記録が並行して要求される場合のデータ記録速度を保証することを目的とする。 - 特許庁

An LDPC decoder (305) includes a memory (901,1101) which stores a mapping matrix that satisfies a plurality of parallel decodable conditions for permitting a lumped memory structure (901,1101).例文帳に追加

ＬＤＰＣデコーダ（３０５）は、ランプメモリ構造（９０１，１１０１）を可能にする複数の並列デコード可能な条件を充足するマッピング行列を記憶するメモリ（９０１，１１０１）を含む。 - 特許庁

When the leading address is found, the operation of the arithmetic unit performed in parallel to storing into a cache memory provided for the arithmetic unit from the memory is switched to a second low power mode.例文帳に追加

また、先頭アドレスが見つかった後、メモリより演算器が備えるキャッシュメモリへの格納と平行して行われる演算器の動作を第２の低電力モードに切り替えて行うものである。 - 特許庁

By referring to the used/unused flag register 44, an arbitration circuit 43 allows a plurality of parallel memory accesses on condition that no collision occurs between accesses to the same memory in the memory 38_0 to 38_3 by the decode processing part 33, the decode processing part 34, and the prefetch memory update control part 36.例文帳に追加

調停回路４３は、使用／未使用フラグレジスタ４４を参照することにより、復号処理部３３、復号処理部３４及びプリフェッチメモリ更新制御部３６によるメモリ３８＿０〜３８＿３内の同一メモリに対するアクセスが衝突しない限り、複数の並列的なメモリアクセスを可能とする。 - 特許庁

The DMA processor 2 transfers one block among several divisions of image data to be subjected to image processing from the main memory 6 to the local memory 3 or 4 and transfers image data after image processing in the local memory to the main memory 6 in parallel simultaneously to image processing of the processor 1.例文帳に追加

DMAプロセッサ２は、プロセッサ１の画像処理と時間的に並列に、メインメモリ６から画像処理対象となる画像データを幾つかに分割したうちのひとかたまりをローカルメモリ３又は４に転送し、ローカルメモリ上の画像処理済みの画像データをメインメモリ６に転送する。 - 特許庁

To speed up processing while keeping the consistency of data stored in a shared memory and a cache in a shared memory distribution type parallel computer having plural nodes each of which is provided with a processor, a part of the shared memory, a memory controller, and a cache and connecting respective nodes by inter-connection net routers corresponding to respective nodes.例文帳に追加

プロセッサと、共有メモリの一部と、メモリコントローラと、キャッシュとを有するノードを複数有し、各ノードは、各ノードに対応する相互結合網ルータにより結合された分散共有メモリ型並列計算機において、共有メモリとキャッシュのデータの一貫性を保ちつつ高速化を実現する。 - 特許庁

To enable correction using an error correction circuit, by making prevention of only single memory cell information being in error, without making a plurality of memory cell information an error simultaneously, when one word line is defective, in a ferroelectric memory device form which data of a plurality of memory cells are outputted in parallel.例文帳に追加

複数のメモリセルのデータが並列出力される強誘電体メモリ装置において、１本のワード線が故障した場合に、複数のメモリセル情報が同時に誤りになることはなく、単一のメモリセル情報のみが誤りとなり、誤り訂正回路による訂正を可能にする。 - 特許庁

In parallel with this, the disk specified by the user is loaded on a player box and data following the leading part data of the music specified by the user are read out to be written in the main memory in the memory block 12 and the following part data are read out from the main memory after the leading part data posterior to the compression are all read out from the leading part memory.例文帳に追加

これと並行して、ユーザの指定したディスクをプレーヤーボックスに装着して、ユーザの指定した曲の先頭部データ後のデータを読み取り、メモリブロック１２中の主メモリに書き込み、先頭部メモリから圧縮後の先頭部データが全て読み出された後、主メモリから読み出す。 - 特許庁

To provide a magnetic random access memory that prevents a write current from decreasing owing to back bias effect of a selection transistor when a relative magnetization direction between a free layer and a pinned layer is inverted from parallel to anti-parallel, and also prevents the area of a memory cell from increasing.例文帳に追加

自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供できる。 - 特許庁

A plurality of memory cells 11 is arranged in a first direction and a second direction, a word line 24 is arranged in parallel to the first direction, and a source line 25 and a bit line 26 are arranged in parallel to the second direction.例文帳に追加

複数のメモリセル１１を第１の方向と第２の方向とに並べ、ワード線２４を第１の方向に平行に配置し、ソース線２５とビット線２６とを第２の方向に平行に配置する。 - 特許庁

The image forming apparatus is provided with a sequence control part 4 for converting serial data continuously inputted from a serially connected external device into parallel data and expanding the parallel data on a continuous address space on a memory.例文帳に追加

シリアル接続された外部デバイスから連続的に入力されるシリアルデータをパラレルデータに変換し、かつメモリ上の連続アドレス空間に展開するシーケンス制御部４を備えた画像形成装置。 - 特許庁

Consequently, the image data of the different areas can be taken in parallel to be transferred to the memory blocks 0-N(3-0 to 3-N).例文帳に追加

したがって、異なる領域の画像データを並行して取り込んでメモリブロック０〜Ｎ（３−０〜３−Ｎ）に転送することが可能となる。 - 特許庁