「parallel memory」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Encoding processing sections 42, 43 share a prefetch memory 44, and execute parallel processing for microblock lines adjacent to upper and bottom parts in a processing screen.例文帳に追加

エンコード処理部４２、４３は、プリフェッチメモリ４４を共有とし、処理画面内の上下に隣接するマクロブロックラインを並列処理する。 - 特許庁

In parallel with this supply, a cache control part 40 transfers required vector data to an internal cache memory on the basis of supplied packets.例文帳に追加

これと並行して、キャッシュ制御部４０は供給されたパケットに基づいて、必要なベクトルデータを内部のキャッシュメモリに転送する。 - 特許庁

A memory controller refers to a redundant region corresponding to a first sector region and a redundant region corresponding to the second sector area in parallel.例文帳に追加

第１のセクタ領域に対応する冗長領域と、第２のセクタ領域に対応する冗長領域を並行して参照する。 - 特許庁

The image data are stored in a frame memory 12 by photographing a subject with optical axes for a plurality of image-sensing units in parallel.例文帳に追加

複数の撮像ユニットの光軸が平行になる様にして被写体の撮影を行なってフレームメモリ１２に画像データを記憶する。 - 特許庁

To provide a parallel processing method of an operation for performing the operation of an eigenvalue problem at a high speed in a shared memory scalar computer.例文帳に追加

共有メモリ型スカラ計算機において、高速に固有値問題の演算が行える演算の並列処理方法を提供する。 - 特許庁

Each device exclusively use each memory when executing processing, so that parallel processing is achieved and the operation speed of the printer controller is raised.例文帳に追加

各デバイスが各メモリを処理実行時に占有する形とすることで、並列処理を実現し、プリンタ・コントローラの動作速度を速くする。 - 特許庁

The system stores packet data A providing packet data B including the packet length to its end to an acquisition memory in parallel with the analysis of the line packet.例文帳に追加

該回線パケットの解析と並行して、該パケット長を含むパケットデータＢを末部に付与したパケットデータＡをアクイジションメモリに格納する。 - 特許庁

In this low power RAMBUS DRAM, an upper series/parallel shift section is connected between an upper memory bank section and an input/ output block section.例文帳に追加

本発明の低電力型ラムバスＤＲＡＭは上部直／並列シフト部は上部メモリーバンク部と入／出力ブロック部の間に接続される。 - 特許庁

This ferroelectric memory device comprises a plurality of parallel word lines extending in the first direction, a plurality of parallel bit lines extending in the second direction intersecting the first direction and a plurality of parallel plate lines extending in the first direction.例文帳に追加

本発明よる強誘電体メモリ装置は、第１方向に沿って伸長する複数の並列ワードライン、第１方向を横切る第２方向に沿って伸長する複数の並列ビットライン、そして、第１方向に沿って伸長する複数の並列プレートラインを含む。 - 特許庁

To solve problems that a simultaneous write access to a number of memory cells connected in parallel in a data line direction, i.e. multiplex selection, is inhibited as a memory function, and in a memory array of the above constitution, a write access time is long and test time cannot be shortened.例文帳に追加

データ線方向に並列に多数接続されたメモリセルへの同時書込みアクセス、すなわち、セル多重選択は、メモリ機能的に禁止であり、前記のような構成のメモリアレイでは、書込みアクセスが長く、テスト時間の短縮が図れない。 - 特許庁

This error correction circuit 1 includes: an associative memory 20; a logic circuit 10 disposed in parallel with the associative memory 20; and a selection means 30 receiving an output signal from the associative memory 20 and an output signal from the logic circuit 10 as input.例文帳に追加

誤り訂正回路１は、連想メモリ２０と、連想メモリ２０と並列に配置した論理回路１０と、連想メモリ２０からの出力信号と、論理回路１０からの出力信号とを入力とする選択手段３０と、を有する。 - 特許庁

The apparatus generates a test pattern for the operation test of the built-in memory, which is used for a device having a memory macro, a serial input interface and a latch circuit for latching signals input serially and outputting them in parallel to the memory macro.例文帳に追加

メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチしメモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該内蔵メモリの動作試験用のテストパターンを発生するテストパターン発生装置に関する。 - 特許庁

In a first test mode, an ordinary scanning test is conducted, and in a second test mode, the BIST signal is outputted in parallel from the parallel access memory BIST circuit 3, a sector 4 selects the BIST signal to output to the input side scanning FF group 9A, which conducts the test of the memory block 10.例文帳に追加

第１のテストモードでは通常のスキャンテストが行われ、第２のテストモードでは、パラレルアクセスメモリＢＩＳＴ回路３からＢＩＳＴ信号がパラレルに出力され、セレクタ４がこのＢＩＳＴ信号を選択し、入力側スキャンＦＦ群９Ａに出力し、メモリブロック１０のテストを実行する。 - 特許庁

A factor/pixel value converting part 213 performs L3-L1 decoding using the DCT factor of each hierarchy stored in the memory 206 in parallel with writing of the DCT factor in the memory part 206.例文帳に追加

係数／画素値変換部２１３は、このメモリ２０６へのＤＣＴ係数の書き込みと並列に、メモリ部２０６に格納された各階層のＤＣＴ係数を利用したＬ３〜Ｌ１デコード処理を実行する。 - 特許庁

To achieve synchronization between a command and an address signal connected in common to a plurality of memory devices that operate in parallel and a clock signal connected to the memory devices while suppressing an increase in clock wiring length as far as possible.例文帳に追加

並列動作される複数のメモリデバイスに共通接続するコマンド及びアドレス信号とメモリデバイスに接続するクロック信号との同期化をクロック配線長の増大を極力抑えて実現する。 - 特許庁

The plurality of flash memories include two or more flash memories for storage data to be input/output in parallel, a flash memory for horizontal parity bits, and a flash memory for vertical parity bits.例文帳に追加

上記複数のフラッシュメモリは、パラレルに入出力される記憶データを分担して受け持つ２以上のフラッシュメモリと、水平パリティビットを受け持つフラッシュメモリと、垂直パリティビットを受け持つフラッシュメモリとを有する。 - 特許庁

A parallel processing processor system 203 includes a plurality of processor elements (PE1 to PE3) each of which has a DSP 301, an instruction cache 302, and a local memory 303 for image, and a shared memory 304.例文帳に追加

並列処理プロセッサシステム２０３は、それぞれＤＳＰ３０１、命令キャッシュ３０２、画像用ローカルメモリ３０３を含む複数のプロセッサエレメント（ＰＥ１〜ＰＥ３）と、共有メモリ３０４とを備える。 - 特許庁

Next the bits of the (M-1)th parallel data stream are shifted by an amount of one memory element so as to occupy the memory elements connected to each other, and the mutually connected bits are written simultaneously in the (M-1)th resistor.例文帳に追加

次に、M-1番目の並列データストリームのビットが相互接続されたメモリ要素を占めるように、1メモリ要素分シフトされ、相互接続されたビットが同時にM-1番目のレジスタへ書込まれる。 - 特許庁

The main system and sub system control units 12, 13 each have a memory 14 and a processing unit 15, with each of the processing units performing the same processing in parallel according to its own memory.例文帳に追加

主系及び従系の制御ユニット１２，１３は、それぞれメモリ１４と制御演算ユニット１５を有し、各制御演算ユニットは、自己のメモリに基づき同一の制御演算を並行して実施する。 - 特許庁

Thus, the memory test by means of the memory test circuit 14 and the logic tests of the user logic circuits 13a and 13b by means of the CPU 11 can be parallel executed so that test time can be shortened.例文帳に追加

これにより、メモリテスト回路１４によるメモリテストと、ＣＰＵ１１によるユーザロジック回路１３ａおよび１３ｂのロジックテストを並列で実行することができるので、テスト時間を短縮できる。 - 特許庁

An X memory 3 and a Y memory 4 are connected to mutually independent data buses 5 and 6 and can be accessed in parallel at the same time with product sum operation by a register unit 10 and a product sum unit 11.例文帳に追加

Ｘメモリ３とＹメモリ４とは、それぞれ独立したデータバス５、６に接続されており、並列に、しかもレジスタユニット１０及び積和器１１による積和演算と同時にアクセスすることができる。 - 特許庁

On the basis of the table, in a computer of a shared memory model having a plurality of CPUs, when executing programs arranged in the memory in parallel, an execution schedule of a parallelized loop is dynamically optimized.例文帳に追加

本表を基に、複数のＣＰＵを有する共有メモリモデルのコンピュータにおいて、メモリに配置されたプログラムを並列に実行するにあたって、並列化されたループの実行スケジュールを動的に最適化する。 - 特許庁

To increase processing speed by outputting, from a functional memory, DREQ corresponding to the number of lines to be converted in parallel to report the completion of process to a CPU and reduce useless access from the CPU to the functional memory.例文帳に追加

並列に変換するライン数分のＤＲＥＱを機能メモリから出力して処理の終了をＣＰＵに知らせ、ＣＰＵから機能メモリへの無駄なアクセスを削減して処理速度を向上させる。 - 特許庁

These memory blocks are divided into banks (BNKA, BNKB), the data write/read for each of the memory blocks is executed on the bank by bank basis, and parallel executions for the write/read and internal transfer for the write/read are performed.例文帳に追加

これらのメモリブロックをバンク（ＢＮＫＡ，ＢＮＫＢ）に分割し、メモリブロック個々にデータの書込／読出をバンク単位で行ない、書込／読出の並行実行および書込／読出と内部転送を行なう。 - 特許庁

Next, the face and back sides of the original are sequentially read, the image is scanned by an image processor 104, and stored in a frame memory HDD 122 via the parallel bus 120 and the image memory control part 121.例文帳に追加

その後原稿表裏面をシーケンシャルに読出し、画像処理プロセッサ１０４でスキャナ画像処理を行い、パラレルバス１２０、画像メモリ制御部１２１を介して、フレームメモリ・ＨＤＤ１２２に格納する。 - 特許庁

A read-out memory and a write-in memory are selected sequentially according to a prescribed sequence at a prescribed switchover timing out of the second memories in a plurality, and reading and writing of the driving waveform data are executed in parallel.例文帳に追加

複数の第２のメモリの中から、読み出しメモリと書き込みメモリを所定の切換えタイミングで所定の順序に従って順次選択し、駆動波形データの読み込みと書き込みとを並行して行う。 - 特許庁

To store compressed data at a high memory efficiency, while decreasing the number of buffer memories used at the storage of the compressed data when compression processing is carried out, in parallel for each color component and the compressed data are stored to the memory.例文帳に追加

各色コンポーネントについて並列に圧縮処理を実行して、圧縮データをメモリに格納する場合に、格納時に用いるバッファメモリを減らしつつ、メモリ効率良く圧縮データを格納する。 - 特許庁

A serial/parallel conversion means 8 outputs a data transfer request only when a local buffer 6 is transferring data to a buffer memory 5 or the buffer 6 gives no transfer request to the memory 5.例文帳に追加

直並列変換手段８は、局所バッファ６がバッファメモリ５とデータ転送を実行している時、あるいはバッファメモリ５に転送要求を出していない時のみデータ転送要求を出すようにする。 - 特許庁

In parallel with coding processing of a just preceding line, image data by a newest line received by a 1st line memory are compared with image data by one just preceding line received by a 2nd line memory.例文帳に追加

直前のラインの符号化処理と並行して第１のラインメモリに入力される最新の１ライン分の画像データと、第２のラインメモリに入力される直前の１ライン分の画像データとを比較する。 - 特許庁

Disclosed is a semiconductor integrated circuit which has a memory cell array having a plurality of SRAM memory cells, a circuit for characteristic measurement having a plurality of transistor circuits connected in parallel, and a first terminal.例文帳に追加

半導体集積回路であって、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。 - 特許庁

During recording, a CPU converts music data inputted from a parallel port into serial data and then records even-numbered data into a flash memory 50a and odd-numbered data into a flash memory 50b in a standard format.例文帳に追加

記録時、ＣＰＵはパラレルポートから入力される音楽データをシリアルデータ化した後、偶数番目のデータをフラッシュメモリ５０ａに、奇数番目のデータをフラッシュメモリ５０ｂに標準フォーマットで記録する。 - 特許庁

The integrated circuit 1 comprises the memory block 10 including a RAM macro 2, a first and a second scanning circuit 7, 8 having a plurality of scanning flip-flop (FF), and a parallel access memory BIST circuit 3.例文帳に追加

集積回路１は、ＲＡＭマクロ２を含むメモリブロック１０と、複数のスキャンフリップフロップ（ＦＦ）を有する第１及び第２のスキャン回路７、８と、パラレルアクセスメモリＢＩＳＴ回路３とを有する。 - 特許庁

Plural main word lines being not illustrated are arranged in each memory block MA1-MA4 in parallel to sense amplifier trains SL2-SL4, also driven by main word line driving circuits RDEC1-RDEC4.例文帳に追加

図示しない複数の主ワード線は各メモリブロックMA1〜MA4にセンスアンプ列SL2〜SL4と平行に配置され、且つ主ワード線駆動回路RDEC1〜RDEC4で駆動される。 - 特許庁

Therefore, it is possible to reduce the capacity of an instruction memory 11 while increasing the number of instructions which can be executed in parallel per one cycle.例文帳に追加

したがって、１サイクルあたりに並列実行できる命令数を多くしつつも、命令メモリ１１の容量を小さくすることが可能となる。 - 特許庁

A selection/rearrangement circuit 5 selects and rearranges picture data outputted from the memory 2 and outputs the rearranged data as parallel four-phase picture data.例文帳に追加

選択・並べ替え５は、ＦＩＦＯメモリ２より出力された画像データを選択して並べ替え、並列４相の画像データとして出力する。 - 特許庁

PROCESSOR AND INSTRUCTION TAKE-OUT METHOD FOR SELECTING ONE OF PLURAL TAKE-OUT ADDRESSES GENERATED IN PARALLEL TO GENERATE MEMORY REQUEST例文帳に追加

メモリ要求を形成するために並列に生成される複数の取出アドレスのうちの１つを選択する、プロセッサおよび命令取出方法 - 特許庁

An LED 19 is arranged at the rear end of a compact housing of a memory stick 11 to show that the transfer mode is either the serial transfer mode or parallel transfer mode.例文帳に追加

メモリースティック１１の小型筐体の基端部に転送モードがシリアル転送モードかパラレル転送モードかを示すＬＥＤ１９を設けた。 - 特許庁

Since the palette memory can output data specifying the alpha value, red, green and blue in parallel, alpha composition processing can also be performed efficiently.例文帳に追加

アルファ値、赤色、緑色及び青色を指定するデータを並列出力可能であるから、アルファ合成処理も効率的に行うことができる。 - 特許庁

Plural voxels preserved in a memory are included in the volume data set and plural parallel processing pipelines are included in the volume rendering system.例文帳に追加

該ボリューム・データ・セットにはメモリに保存された複数のボクセルが含まれ、ボリューム・レンダリング・システムには複数の並列処理用パイプラインが含まれる。 - 特許庁

A CPU 101, a parallel terminating resistor 105 as a chip part and a memory 102 are mounted on the surface of an insulating substrate 100.例文帳に追加

絶縁基板１００の表面上に、ＣＰＵ１０１と、チップ部品としての並列終端抵抗１０５と、メモリ１０２とが搭載されている。 - 特許庁

In parallel to the time of writing data for the memory cell, this updated rewriting frequency data is transferred to the EW frequency storing sections and stored.例文帳に追加

メモリセルへのデータ書込時と並行して、この更新された書換回数データが対応のＥＷ回数記憶部に転送されて格納される。 - 特許庁

To provide a data transfer unit for transferring continuous data efficiently with smaller memory capacity in a USB parallel interface circuit.例文帳に追加

ＵＳＢパラレルインタフェース回路において、より少ないメモリ量で効率よく連続的なデータの転送を行なえるデータ転送装置を提供する。 - 特許庁

Thus, even when the memory substrate 303 is mounted on a memory socket 304 with a posture in parallel with the main board 300, it is possible to efficiently diffuse heat from a memory loaded on the memory substrate 303 without making the thickness of the casing thick, and it is possible to promote the miniaturization and thinning of information equipment.例文帳に追加

これによれば、メモリ基板３０３がメインボード３００に平行な姿勢でメモリソケット３０４に装着される場合であっても、筐体の厚さを厚くすることなく、メモリ基板３０３に搭載されたメモリからの熱を効率良く拡散させることができ、情報機器の小型化及び薄型化を促進することが可能となる。 - 特許庁

To provide a memory inspection circuit capable of performing checksum value calculation reading the whole area for memory read inspection in parallel with execution of a program stored in memory with a microprocessor and quickly detecting defective memory conditions with the external circuit configuration of ASIC maintained same as before.例文帳に追加

マイクロプロセッサによるメモリ上に格納されたプログラムの実行と並行して、メモリの読み出し検査対象となる全領域をリードするサム値計算を実行可能とし、ＡＳＩＣ外部の回路構成を従来と同じにしたまま、メモリの不良状態を速やかに検出できるメモリ検査回路を実現する。 - 特許庁

A memory controller controls an access to the memory unit, reads out the first cache line from a first memory module via the data bus and the first information bus and, by parallel operation, writes a pair of updated information bits of the second cache line which has been read out first into the second memory module via the second information bus.例文帳に追加

メモリコントローラは、メモリユニットへのアクセスを制御し、第１のメモリモジュールからデータバスおよび第１の情報バスを介して第１のキャッシュラインを読み出し、かつ、並列動作で、先に読み出された第２のキャッシュラインの一組の更新された情報ビットを第２の情報バスを介して第２のメモリモジュールに書き込む。 - 特許庁