「parallel memory」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The device is provided with N signal lines for transmitting the signal in parallel for adjoining N pieces unit of the sensors arranged in the predetermined direction, and N memory areas corresponding to the signals; selects a corresponding memory area out of the N memory areas; and writes in a transmitting order of the signal.例文帳に追加

所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、それに対応するＮヶの記憶領域を設け、Ｎヶの記憶領域のなかから対応する記憶領域を選択し、信号の送信順に書き込む。 - 特許庁

Operation information setting various operation conditions of a nonvolatile storage device is stored in a memory cell array, operation information is stored in a first memory region and is read out by internal access control, a second memory region is access-controlled from the outside in parallel to internal access control.例文帳に追加

不揮発性記憶装置の各種の動作条件を設定する動作情報がメモリセルアレイに格納されているところ、動作情報は第１メモリ領域に格納されて内部アクセス制御により読み出され、第２メモリ領域は、内部アクセス制御に並行して外部からアクセス制御される。 - 特許庁

When determination results differ in comparing the determination result of a storage state when connecting the memory elements 11a, 11b in series with that of a storage state when connecting the memory elements 11a, 11b in parallel, a determination section determines that one of the memory elements 11a, 11b has been destroyed or deteriorated.例文帳に追加

メモリ素子１１ａ，１１ｂの直列接続時の記憶状態の判定結果と、メモリ素子１１ａ，１１ｂの並列接続時の記憶状態の判定結果とを比較し、判定結果間に齟齬があれば、判定部は、メモリ素子１１ａ，１１ｂの一方に破壊や劣化が生じていると判定する。 - 特許庁

The semiconductor memory device is provided with memory cells MC, sense amplifier SA for amplifying data read out from the memory cells MC, and first to third latch circuits LC1-LC3 connected in parallel to the sense amplifier SA.例文帳に追加

メモリセルＭＣとメモリセルＭＣから読み出されたデータを増幅するセンスアンプＳＡとを備えた半導体記憶装置であって、センスアンプＳＡに対して並列接続された第一から第三のラッチ回路ＬＣ１〜ＬＣ３を備えたことを特徴とする半導体記憶装置を提供する。 - 特許庁

Thus, it is not necessary to rewrite a program for each type of an LSI while it is necessary when using a test device connected to the outside, and it is possible to simultaneously test the cache memory in parallel with the memory such as the SRAM other than the cache memory built in the same LSI, and to shorten the test time.例文帳に追加

これにより、外部に接続したテスト装置を用いた場合のようにＬＳＩの品種毎のプログラムの書き換えが不要となる上、同一ＬＳＩに内蔵されているキャッシュメモリ以外のＳＲＡＭ等のメモリと同時並行してキャッシュメモリのテストが可能となり、テスト時間の短縮が図れる。 - 特許庁

The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.例文帳に追加

本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁

To overcome a problem that performance of a plurality of processors can not be sufficiently utilized because part of PDL command analyzing processings are interrupted during parallel processings when short of memory occurs in the plurality of PDL command analyzing processing during parallel processing.例文帳に追加

並列処理中の複数のＰＤＬコマンド解析処理でメモリ不足が発生すると、その並行処理中のＰＤＬコマンド解析処理の一部を中止させてしまうので、複数のプロセッサの性能を十分に活かすことができない。 - 特許庁

Each way included in a tag memory 11 has a memory part which receives an input index address in the input address in parallel with the prefetch index address and output a first tag address obtained in access by the input index address in parallel with a second tag address obtained in access by the prefetch index address.例文帳に追加

タグメモリ１１が有する各ウェイは、入力アドレス中の入力インデックスアドレス及びプリフェッチ・インデックスアドレスを並行して入力し、入力インデックスアドレスによるアクセスで得られる第１のタグアドレス及びプリフェッチ・インデックスアドレスによるアクセス得られる第２のタグアドレスを並行して出力することが可能なメモリ部品を有する。 - 特許庁

The first memory cell C-T1 connecting to the first selective transistor S-T1 has a central transistor parallel connecting to drains and commonly connecting to sources while the second memory cell C-T2 connecting to the second selective transistor S-T2 has another central transistor also parallel connecting to drains and commonly connecting to sources.例文帳に追加

第１のメモリセルＣ Ｔ１は第１の選択トランジスタＳ Ｔ１に接続され、ドレインが並列に接続され、ソースが共通に接続されたセルトランジスタを有し、第２のメモリセルＣ Ｔ２は第２の選択トランジスタＳ Ｔ２に接続され、ドレインが並列に接続され、ソースが共通に接続されたセルトランジスタを有する。 - 特許庁

By a system control means 100, an audio data memory control means 16 and a displaying data memory control means 19 are synchronistically controlled based on the management data obtained from a management data memory means 15 through a management data memory control means 14, and the displaying data corresponding to the audio data are outputted in parallel to the output of the audio data.例文帳に追加

システム制御手段１００は、管理データメモリ制御手段１４を介して管理データメモリ手段１５から得た管理データに基づいて音声データメモリ制御手段１６と表示用データメモリ制御手段１９とを同期的に制御して、音声データの出力に並行してその音声データに対応する表示用データを出力させる。 - 特許庁

Consequently, the reference image need not be stored as an image in a memory, thereby enabling marked reductions in memory capacity and memory traffic, and the plurality of frames are coded in parallel at a time, thereby enabling a lowering of the amount of decoding processing in the coding-linked perfect decoding scheme reference image generation unit and a reduction in memory traffic.例文帳に追加

これにより、参照画像を画像としてメモリに記憶しておく必要がないのでメモリ容量とメモリトラフィックを大幅に削減することができ、一度に複数のフレームの符号化を並列に行うため、符号化連動完全復号方式参照画像生成部での復号化処理量を抑えるとともにさらにメモリトラフィックを削減できる。 - 特許庁

The DTC makes one DMA part 800 perform the restoring operation of necessary data transfer information and data from the memory #3(115) to the memory for performing data transfer based on an instruction from an IOC, and makes the other DMA part 800 which is not being processing preferentially save the data transfer information or data stored in the memory to the memory #3(115) in parallel.例文帳に追加

ＤＴＣは、ＩＯＣからの指示に基づき、一方のＤＭＡ部８００で、そのメモリに、必要なデータ転送情報とデータをメモリ＃３（１１５）から回復してデータ転送を行わせ、並行して、処理中でない他方のＤＭＡ部８００で、そのメモリに記憶されているデータ転送情報やデータを、先行してメモリ＃３（１１５）へ退避させる。 - 特許庁

Each flash memory module 14 is provided with a plurality of flash memories 32, 32, ... having parallel interfaces 34, and a serial-parallel conversion circuit 30 for performing signal format conversion between the serial interface 16 and the parallel interface 34 to be configured as one module or one package with the number of flash memories 32, 32, ... fixed.例文帳に追加

各フラッシュメモリモジュール１４は、パラレルインタフェース３４をもつ複数個のフラッシュメモリ３２、３２、…と、シリアルインタフェース１６とパラレルインタフェース３４との間の信号形式変換を行うシリアル・パラレル変換回路３０とを備え、フラッシュメモリ３２、３２、…の個数が固定された１個のモジュール又は１個のパッケージとして構成される。 - 特許庁

To provide a self alignment method wherein a semiconductor memory array of floating gate memory cells is formed on a semiconductor substrate which has a plurality of insulting regions which are arranged being isolated and has active regions which are arranged on the substrate in parallel practically with each other in a row direction.例文帳に追加

隔置された複数の絶縁区域及び基板上に設けられる行方向で実質的に互いに平行な能動区域を有する、半導体基板に浮動ゲートメモリセルの半導体メモリアレイを形成する自己整列方法。 - 特許庁

By connecting the plurality of memory boards to the VDP 80 in parallel by the performance control board 43, a performance controller 35 is configured using the plurality of memory boards whose data bus width is smaller than that of the performance control board 43.例文帳に追加

この演出制御基板４３により複数のメモリ基板を並列にＶＤＰ８０へ接続することで、演出制御基板４３よりもデータバス幅が小さい複数のメモリ基板を用いて演出制御装置３５を構成する。 - 特許庁

The nonvolatile semiconductor memory device includes: a sense amplifier; bit lines connected to a sense amplifier; a memory cell transistor and a dummy cell transistor connected in parallel to the bit lines; and a current generating circuit for supplying a test current to a current node.例文帳に追加

不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。 - 特許庁

By connecting a plurality of memory boards parallel to the voice control LSI 80 by the sound board 44, the voice control device 34 is constituted by a plurality of memory boards whose data bus width is smaller than that of the voice control LSI 80.例文帳に追加

この音基板４４により複数のメモリ基板を並列に音声制御ＬＳＩ８０へ接続することで、音声制御ＬＳＩ８０よりもデータバス幅が小さい複数のメモリ基板を用いて音声制御装置３４を構成する。 - 特許庁

To transmit data read out from a memory cell at high speed in a semiconductor integrated circuit which performs delivery and receipt of data for the out side with series data and performs writing and reading data in/from a memory cell with parallel data.例文帳に追加

本発明は、外部とのデータの受け渡しを直列データで行い、メモリセルへのデータの読み書きを並列データで行う半導体集積回路に関し、特に、メモリセルから読み出されるデータを高速に伝達することを目的とする。 - 特許庁

The image data from a surface-image reading section 51 and a rear-image reading section 52 are converted into the formats proper to the processing of an image processing section 59 by image-data converting sections 53 and 54 respectively, and written in a memory 58 in parallel by a memory control section 57.例文帳に追加

表面画像読取部51、裏面画像読取部52からの画像データは、それぞれ画像データ変換部53、54にて、画像処理部59の処理に適合するフォーマットに変換され、メモリ制御部57によりメモリ58に並行して書き込まれる。 - 特許庁

Further, the magnetic memory element stays in a parallel state/anti-parallel state once the value is written by supplying a current, and electric power need not be continuously supplied so as to continuously obtain the power, so that the power consumption is reduced.例文帳に追加

また磁気メモリ素子は一度電流を流して値を書き込めば平行状態／反平行状態を維持するものであり、従って動力を継続して得るにあたり電力を与え続ける必要性はなく、この面で低消費電力化が図られる。 - 特許庁

In the write operation to an 8-valued NAND type flash memory, a drain side selected gate line DSG to a level Vcc to execute a multivalued parallel write, using a self boost.例文帳に追加

８値型のＮＡＮＤ型フラッシュメモリの書き込み動作時において、ドレイン側選択ゲート線ＤＳＧをＶ_CCレベルに設定し、セルフブーストを用いて多値並列書き込みを行う。 - 特許庁

A memory cell array has a plurality of spaced apart isolation regions and active regions, and those regions are arranged on a substrate substantially parallel to one another in the column direction.例文帳に追加

メモリーセルアレーは離隔された複数の離隔領域及びアクティブ領域を備え、それらは基板上において縦方向に互いに実質的に平行に配置されている。 - 特許庁

That is, the arithmetic processor 1 can process the load instruction and the store instruction beyond the memory boundary as the vector instructions in parallel with other vector instructions.例文帳に追加

即ち、演算処理装置１において、他のベクトル命令と並列に、メモリ境界を越えるロード命令およびストア命令をベクトル命令として処理することが可能となる。 - 特許庁

The respective memory elements 201-204 are divided into independent four memories and the horizontal/vertical processings of the respective levels are performed by parallel processings using the two filters 250 and 251.例文帳に追加

各メモリ要素２０１〜２０４を独立した４つメモリに分割し、２つのフィルタ２５０，２５１を用いた並列処理により各レベルの水平／垂直処理を行う。 - 特許庁

A communicator chip 2 as an interface for connecting calculation nodes in parallel comprises: communication means 6 to 9; a DMA transfer sequencer 10; an on-chip router 11; and a memory 12.例文帳に追加

計算ノードを並列接続する際のインタフェースとなるコミュニケータチップ２は、通信手段６〜９、ＤＭＡ転送シーケンサ１０、オンチップルータ１１、およびメモリ１２を備える。 - 特許庁

The memory device, at every time when a request signal input part inputs a request signal, sends the parallel data in the storage area to a data output part 13 in the order in which the data have been stored.例文帳に追加

メモリ装置は、要求信号入力部が要求信号を入力する度に、記憶エリアのパラレルデータを、記憶した順にデータ出力部１３に送出する - 特許庁

To shorten processing time to be required for the preparation processing of an address conversion table in the case of forming a virtual block by using a flash memory constituted of a plurality of chips and executing parallel processing.例文帳に追加

複数チップのフラッシュメモリを用いて仮想ブロックを形成して、並列処理を実行する場合に、アドレス変換テーブルの作成処理に掛かる処理時間を短縮する。 - 特許庁

To provide a high-speed parallel processing device requiring small memory capacity by converting a graphical object into a chunk image and by synthesizing the chunk image to generate a display image.例文帳に追加

グラフィクス対象物をチャンク映像に変換し、チャンク映像を合成して表示画像を生成することによりメモリ容量が少ない、高速並列処理装置を提供する。 - 特許庁

The memory unit includes a first to a third diffusion layers juxtaposed in a row direction and elongated in a column direction to constitute a transistor connected in parallel with each of the diffusion layers.例文帳に追加

メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第３拡散層を備え、各拡散層で並列接続のトランジスタが構成される。 - 特許庁

Memory cells MC of M pieces connected in series to a ferroelectric capacitor FC and a transistor CRT for selection are connected in parallel between a drive line DL and a bit line BL.例文帳に追加

強誘電体キャパシタＦＣと選択用トランジスタＣＲＴとを直列に接続したメモリセルＭＣを、ドライブラインＤＬとビットラインＢＬとの間にＭ個並列に接続する。 - 特許庁

A conductive layer is formed in parallel to the semiconductor substrate, and functions as a word line of the memory cells, and a selection gate line of the bit side selection transistor and the source line side transistor.例文帳に追加

導電層は半導体基板に対して平行に形成され、メモリセルのワード線、及びビット線側選択トランジスタ、ソース線側トランジスタの選択ゲート線として機能する。 - 特許庁

To realize read operation of a high speed low consumption current while increasing the number of parallel write cells and shortening a write time, in a non-volatile semiconductor memory.例文帳に追加

不揮発性半導体記憶装置において、並列書込みセル数を増やし書込み時間の短縮をはかりつつ、高速低消費電流の読み出し動作を実現する。 - 特許庁

The switching transistors 16, 18 are formed in parallel along both sides of the memory cell contact part 95 and when writing data, both transistors are turned on and a data write current is made to pass.例文帳に追加

スイッチングトランジスタ１６，１８は、メモリセルコンタクト部９５の両側に沿って並列に形成され、データ書込時には両方がオンしてデータ書込電流を通過させる。 - 特許庁

To enable processing a refresh-cycle and an external read/write access cycle in parallel in a dynamic type memory device to/from which data is inputted/outputted to the outside through a data buffer register.例文帳に追加

データ・バッファ・レジスタを介して外部とデータを入出力するダイナミック型メモリ装置において、リフレッシュ・サイクルと外部リード/ライト・アクセス・サイクルとを並行処理可能にする。 - 特許庁

The image data are read from a frame memory that is not under writing, and image processing suitable for the file-out and image processing suitable for print-out are applied thereto in parallel.例文帳に追加

書き込み中ではない方のフレームメモリから画像データを読み出して、ファイル出力に適した画像処理とプリント出力に適した画像処理とを並列に施す。 - 特許庁

The probability generator 1 is provided with a memory part 10, a parallel random number generating part 30, an oscillating waveform generating part 40, a fall generating part 50, a synthesizing part 60 and a probability generating part 90.例文帳に追加

確率発生装置１は、メモリー部１０、パラレル乱数生成部３０、揺らぎ波形生成部４０、フォール生成部５０、合成部６０、確率生成部９０を備える。 - 特許庁

In one embodiment, input data are stored in multiple memory storage units, which are then each uniquely addressed to provide data to parallel encoders.例文帳に追加

一実施形態においては、入力データは複数のメモリ格納ユニットに格納され、次に、これらユニットはそれぞれ固有にアドレス指定され、データを並列符号器に提供する。 - 特許庁

To provide a matrix vector product operation system capable of reducing the number of times of synchronization and quickly calculating the product of a random sparse matrix and a vector on a shared memory vector parallel computer.例文帳に追加

同期回数を減らし、共有メモリベクトル並列計算機上でランダムスパース行列とベクトルとの積を高速に実行可能な行列ベクトル積演算システムを提供する。 - 特許庁

A selection/rearrangement circuit 4 selects and rearranges picture data obtained from the circuit 1 and writes the rearranged data in a FIFO memory 2 again as parallel two-phase picture data.例文帳に追加

選択・並べ替え回路４は、縮小補間回路１からの画像データを選択して並べ替え、再び並列２相の画像データとしてＦＩＦＯメモリ２に書き込む。 - 特許庁

A first external memory 20 is connected via serial wiring 22 to a serial/parallel converter 19 and is connected to the data processor, such as a CD-ROM encoder/decoder 11.例文帳に追加

第１の外部メモリ２０は、シリアル配線２２を介してシリアル／パラレル変換回路１９と接続され、ＣＤ−ＲＯＭエンコーダ／デコーダ１１などのデータ処理装置と接続される。 - 特許庁

A net-cue signal generating device 200 extracts a clock 205 from a serial-parallel conversion circuit 203 and supplies it to a data memory part 213 and an address control counter 217.例文帳に追加

ネットキュー信号生成装置２００は、シリアル・パラレル変換回路２０３からクロック２０５を抽出し、これをデータメモリ部２１３とアドレス制御カウンタ２１７に供給する。 - 特許庁

The method for manufacturing a flash memory device comprises defining a plurality of parallel active regions, by forming element isolation films in a semiconductor substrate in an embodiment.例文帳に追加

本発明のフラッシュメモリ素子の製造方法は、一実施形態で、半導体基板内に素子分離膜を形成して複数の平行な活性領域を限定することを具備する。 - 特許庁

The resetting operation and resetting operation can be performed simultaneously (in parallel) on arbitrary (pluralities of) memory cells 20nn, 20n(n+1) positioned on the same word line WLn.例文帳に追加

同一のワード線ＷＬｎ上に位置する任意の（複数の）メモリセル２０nn，２０n(n+1)に対して、同時に（並行して）セット動作とリセット動作とを実行することができるようになる。 - 特許庁

In data read operation of a page mode, reading of data is executed in parallel from the plurality of memory cells of a selected row, corresponding to a row address input at a low cycle.例文帳に追加

ページモードでのデータ読出動作において、ロウサイクルで入力されたロウアドレスに対応する選択行の複数のメモリセルから並列にデータ読出が実行される。 - 特許庁

An analysis server 104 secures a storage area of the same size as DUT in a local memory in parallel, and normal bits are predictively written (step S303) to all the addresses.例文帳に追加

解析サーバ１０４は、並行してローカルメモリ上でＤＵＴと同じサイズの記憶領域を確保し、そのアドレス全てに正常ビットを予測的に書き込む（ステップＳ３０３）。 - 特許庁