「parallel memory」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The data recording apparatus starts the recording of data (a) on a memory A from a first time point when the start of data recording is commanded, and progresses data recording on two memories A, B in parallel from a second time point when the remaining capacity of the memory A becomes less than or equal with a fixed capacity value (x).例文帳に追加

本発明に係るデータ記録装置は、データ記録の開始が指令された第１時点からメモリＡに対してデータａの記録を開始し、メモリＡの残り容量が一定の容量値ｘ以下となった第２時点からは、２つのメモリＡ、Ｂに対するデータ記録を並行して進める。 - 特許庁

Then the JPEG device 6 is accessed for the idle clock time so as to attain write of image data from the signal processing unit to the memory and to conduct JPEG processing in parallel so as to execute compression in real time and the memory capacity is reduced and the cost is decreased.例文帳に追加

そして、空きクロック分のうちにＪＰＥＧ装置６のアクセスをするようにすることで、信号処理装置からメモリへの画像データ書込とＪＰＥＧ処理とを併走させて圧縮をリアルタイムで実行することができるようになり、メモリ容量を大幅に減らしてコスト低減を図れる。 - 特許庁

First and second memory circuits 32, 33 having different configurations respectively have first scan chains 54, 74 for addresses and second scan chains 55, 75 for data-in, and are connected in parallel to an external terminal.例文帳に追加

異なる構成を持つ第１及び第２メモリ回路３２，３３はそれぞれ、アドレス用の第１スキャンチェーン５４，７４とデータイン用の第２スキャンチェーン５５，７５を持ち、外部端子に並列に接続される。 - 特許庁

Memory cells are constituted of: the ferroelectric capacitors 30 storing data by bias of polarization of the ferroelectric films; and selection transistors 20 connected in parallel to the ferroelectric capacitors 30.例文帳に追加

強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタ３０と、該強誘電体キャパシタ３０に並列に接続された選択トランジスタ２０とによってメモリセルが構成されている。 - 特許庁

The floating gate which constitutes a memory cell has a first surface which is parallel to the main surface of the substrate, a second surface which is perpendicular to the main surface of the substrate, and a curve surface which extends between the first surface and the second surface.例文帳に追加

メモリセルを構成するフローティングゲートは、基板の主面に平行な第１面と、基板の主面に垂直である第２面と、第１面と第２面との間に延びているカーブ面を有する。 - 特許庁

When starting, configuration data are read from a data memory in parallel by a CPU, and the read configuration data are serially converted, and transferred to an FPGA, and perform configuration of it in the fabric.例文帳に追加

起動時に、ＣＰＵによりデータメモリからコンフィグレーションデータをパラレルに読み込むと共に、その読み込んだコンフィグレーションデータをシリアルに変換してＦＰＧＡに転送しそのファブリックにコンフィグレーションする。 - 特許庁

To deal with a problem of memory capacity increasing and processing speed decreasing due to the increase of integration hit number in a signal processing apparatus for processing in parallel laser signal processing with a plurality of high performance processors.例文帳に追加

レーダ信号処理を複数の高性能プロセッサで効率的に並列処理する信号処理装置において、積分ヒット数の増大により、メモリ容量が増大し、処理速度が遅くなる。 - 特許庁

To make a computer for assigning an actual address of more than the expressible size of the register of 1 to a main memory properly operate a program capable of processing such actual address and a program incapable of processing it in parallel.例文帳に追加

１のレジスタの表現可能サイズを超える実アドレスを主記憶に割当てる計算機で、そのような実アドレスを処理可能なプログラム及び処理できないプログラムを適正に並列動作させる。 - 特許庁

A system application always staying in a memory to be executed in parallel with the multimedia application receives a help request via an input device and retrieves circumstance dependent information for satisfying the request.例文帳に追加

メモリ内に常駐し、マルチメディアアプリケーションと並列に実行されるシステムアプリケーションが、入力装置を介してヘルプ要求を受信し、その要求を満たすために状況依存情報を取り出す。 - 特許庁

A thermal assist layer may be incorporated into the memory element to enhance localized heating of the storage layer to aid in the transition of the first region from parallel to antiparallel magnetic orientation during a write operation.例文帳に追加

書込動作中の第１の領域の平行から反平行への磁気配向の遷移を助けるように記憶層の局所的加熱を向上させるために、メモリ素子に熱アシスト層を組み込んでもよい。 - 特許庁

In particular, method and apparatus are provided for cross-bar switches 200, a multiple protocol interface device, a low latency upper communication protocol layer, addressing and remote direct memory access over a massively parallel network.例文帳に追加

この方法及び装置では、クロスバースイッチ２００、マルチプロトコルインターフェースデバイス、低レイテンシー上位通信プロトコル層、アドレス指定、及び超並列ネットワークにリモートダイレクト通信アクセスをするために提供されている。 - 特許庁

At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.例文帳に追加

マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁

The arbitration part allows the data to be transferred to the memory in parallel with data analysis by the analyzing part 21, so that the time from the data transfer start to the data analysis end is shortened.例文帳に追加

調停部によって、解析部２１がデータ解析を行っているのと並行して、メモリにデータを転送できるため、データの転送開始からデータの解析終了までの時間を短縮することができる。 - 特許庁

The MAP can function in a direct memory access ("DMA") mode, and a certain device directly sends a result to another device, and can execute the algorithm defined by the user in a pipeline or in parallel.例文帳に追加

ＭＡＰは、ダイレクトメモリアクセス（「ＤＭＡ」）モードで機能することができ、ある装置が結果を直接に別の装置に送って、ユーザ定義のアルゴリズムの実行をパイプライン化または並列化することが可能である。 - 特許庁

To provide a data processor which attains equalization of load of parallel distributed processing and equalization of processing time and makes it possible to minimize capacity of buffer memory for absorbing difference of processing time.例文帳に追加

並列分散処理の負荷の均等化及び処理時間の均等化を図り、処理時間の違いを吸収するためのバッファメモリの量を最小にすることを可能としたデータ処理装置を提供する。 - 特許庁

The memory device contains insulating trenches 200 which are formed into the substrate 100 in parallel with the rows 22 and separate each cell 10 in each row 22 from the other cells 10 in the adjacent rows 22.例文帳に追加

メモリ・デバイスは、前記列（２２）に平行な方向に沿って前記基板（１００）内に形成され、列（２２）内の各セル（１０）を隣接する列（２２）内の他のセル（１０）から分離する絶縁トレンチ（２００）を含む。 - 特許庁

The semiconductor layer is formed so as to connect the first conductive layer and the second conductive layer and extend in a second direction parallel to the semiconductor substrate, and functions as a channel layer of the memory transistors.例文帳に追加

半導体層は、第１導電層と第２導電層とを接続するように半導体基板と平行な第２方向に延びるように形成されメモリトランジスタのチャネル層として機能する。 - 特許庁

The apparatus enables to decrease operation amount and memory capacity by applying pipeline parallel processing efficiently to pulse inner signal processing and signal processing between pulses via a cluster combining in a ring a plurality of processors.例文帳に追加

複数のプロセッサをリング結合したクラスタでパルス内信号処理およびパルス間信号処理を効率的にパイプライン並列処理することにより、演算量とメモリ容量を減らすことができる。 - 特許庁

Capacitor elements (S) having the same structure as a memory cell capacitor (MS) are arranged along a row or column direction, these capacitor elements are coupled in parallel, and a capacitor type anti-fuse is realized.例文帳に追加

メモリセルキャパシタ（ＭＳ）と同一構造を有する容量素子（Ｓ）を、行または列方向に沿って整列して配置し、これらの容量素子を並列に結合して、キャパシタ型アンチヒューズを実現する。 - 特許庁

To realize a data transmission method which efficiently and flexibly utilizes a buffer memory location where data loss is prevented and an interface can be used at the same time and goes through plural interfaces arranged in parallel.例文帳に追加

データ損失を阻止し同時にインターフェースが使用できるバッファメモリロケーションを効率的に柔軟に利用する、複数のパラレルに配置されたインターフェースを介するデータ伝送方法を提供することである。 - 特許庁

The trigger control circuit responds to the error detection signal, outputs command for adding an error flag to the coded parallel data which the error contained in the memory is detected and outputs a writing stop signal.例文帳に追加

トリガ制御回路は、エラー検出信号に応答して、メモリ内に格納されたエラーが検出された前記符号化パラレル・データにエラーフラグを付加する命令を出力し、書き込み停止信号を出力する。 - 特許庁

A built-in memory is divided into two types, that is, first memories 5 and 7, and second memories 4 and 6, and is made accessible in parallel by third buses XAB and XDB, and second buses YAB and YDB respectively.例文帳に追加

内蔵メモリは第１のメモリ５，７と第２のメモリ４，６に２面化され、第３のバスＸＡＢ，ＸＤＢと第２のバスＹＡＢ，ＹＤＢによって夫々並列的にアクセス可能にされている。 - 特許庁

Reinforcement of speed and sensitivity is applied by a memory region which receives the signal charge in parallel from the photo site array to provide the charge to the one or more registers in series.例文帳に追加

速度及び感度の強化は、１又は複数の増倍レジスタに直列に電荷を提供するために、フォトサイトのアレイから並列に信号電荷を受信する記憶領域によって与えられる。 - 特許庁

The line buffer memory group 226 is utilized to control the data delay quantity in order to form images of individual light beams emitted from the VCSELs 380a on one line parallel with the sub-scanning direction on a scanned surface.例文帳に追加

ラインバッファメモリ群226 は、VCSEL380a から発せられた個々の光ビームを被走査面上の副走査方向に平行な同一の直線上に結像させるために、データ遅延量を制御するために利用される。 - 特許庁

The semiconductor memory has a cell block, wherein a plurality of units having capacitors and cell transistors connected with each other in parallel are connected with each other in series, and selecting transistors connected to the ends of the cell block.例文帳に追加

半導体記憶装置は、並列接続されたキャパシタとセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、セルブロックの端部と接続された選択トランジスタとを有する。 - 特許庁

The control mode decision unit 4 decides the number of flash memories operating in parallel in response to the command identification information ID and transmits the decision value by means of a control mode signal M to a flash memory control unit 2.例文帳に追加

制御モード決定部4はコマンド識別情報IDに応じて、並列に動作するフラッシュメモリの数を決定し、その決定値を制御モード信号Mによりフラッシュメモリ制御部2へ伝達する。 - 特許庁

An operational amplifier 40 for performing negative-feedback output of the voltage of the output line Lout of the memory cells M1 to Mn through a capacitor Cs, and a switch SW0 connected to the capacitor Cs in parallel are provided.例文帳に追加

メモリセルＭ１〜Ｍｎの出力ラインＬｏｕｔの電圧をコンデンサＣｓを介して負帰還出力するオペアンプ４０と、コンデンサＣｓに並列接続されたスイッチＳＷ０とを備える。 - 特許庁

A sector switching stage connected to memory sectors arranged in the same sector column is controlled by the same control signals S0, S1 supplied to a control line 40 extending in parallel to a sector column.例文帳に追加

同じセクタ列に配置されたメモリ・セクタに接続されるセクタ切り換え段は、セクタ列に平行に延びる制御ライン４０に供給される同じ制御信号Ｓ０、Ｓ１によって制御される。 - 特許庁

By using tuners 11a to 11d and encoders 12a to 12d, the broadcasting program signals of the plurality of channels received by an antenna 10 are received and processed in parallel, and are written to a memory 14.例文帳に追加

チューナ１１ａ〜１１ｄおよびエンコーダ１２ａ〜１２ｄを用いて、アンテナ１０が受信した複数のチャンネルの放送番組信号が並行して受信処理されてメモリ１４に書き込まれる。 - 特許庁

To provide a cache memory for performing cache hit determination of an input address in parallel with cache hit determination of a prefetch address which is not limited to the adjacent address of the input address.例文帳に追加

入力アドレスに対するキャッシュヒット判定と、入力アドレスの隣接アドレスに限定されないプリフェッチアドレスに対するキャッシュヒット判定とを並行して実行することが可能なキャッシュメモリを提供する。 - 特許庁

The data input circuit inputs, in parallel, a plurality of test writing data written in the memory based on the plurality of test output data and the strobe signal for test writing.例文帳に追加

前記データ入力回路は、前記複数のテスト出力データと前記テスト書き込み用ストローブ信号とに基づいて前記メモリに書き込まれた複数のテスト書き込みデータを並列に入力する。 - 特許庁

Rear blocks 32, 33 for carrying out actual image processing are connected in parallel with a front block 31, each output is individually processed, and then finally one image is constituted and stored in an external memory as a file.例文帳に追加

フロントブロック３１に実際の画像処理を行うリアブロック３２，３３を並列接続し、各出力を個別に処理したうえで最終的に１つの画像を構成し、ファイルとして外部メモリに記憶する。 - 特許庁

A thin-film magnetic substance memory (MRAM) is provided with an ROM region (20) and an RAM region (30) changeable in size, connected to different ports (8, 9) respectively and accessible in parallel to the ports.例文帳に追加

薄膜磁性体メモリ（ＭＲＡＭ）において、そのサイズが変更可能なＲＯＭ領域（２０）とＲＡＭ領域（３０）を設け、それぞれ異なるポート（８，９）に結合し、ポート並列にアクセス可能とする。 - 特許庁

A compiler apparatus for generating an object program for processing linked data on a distributed memory parallel computer generates a real node being a node holding actual data, and a virtual node being a node which does not hold the actual data but has a link structure, and uses the real node and the virtual node to thereby achieve pseudo-distribution arrangement of the linked data on the distributed memory parallel computer.例文帳に追加

分散メモリ並列計算機上でリンクドデータを扱うためのオブジェクトプログラムを生成するコンパイラ装置において、実際のデータを保持するノードである実ノードと、前記実際のデータは保持せずにリンク構造を保持するノードである仮想ノードとを生成し、前記実ノード及び前記仮想ノードを用いることにより、前記リンクドデータの前記分散メモリ並列計算機上での擬似的な分散配置を実現する。 - 特許庁

In the wiring board for a distribution constant circuit having the signal transmission circuit 2 provided with a 1st transmission line 4 to connect a signal source 3 and a memory element 5 and with a 2nd transmission line 7 to connect the memory element 5 and a termination resistor 8, at least the 1st transmission line has signal wires 9 that are placed in parallel to transmit the same signal in parallel.例文帳に追加

信号源３とメモリ素子５とを接続するための第１の伝送線路４と、上記メモリ素子と終端抵抗８とを接続する第２の伝送線路７とが設けられた信号伝送回路２を有する分布定数回路用の配線基板において、少なくとも上記第１の伝送線路は同一の信号を平行に伝達するための並列に設けられた複数の信号配線９を有する。 - 特許庁

This USB port for the USB flash memory has a USB interface connector, and has: a connector turning member turning around a rotational axis parallel to the long side or the short side of a rectangular section of the USB interface connector; and a storage part formed in a shape wherein the USB flash memory is stored when connecting the USB flash memory to the USB interface connector and turning the connector turning member.例文帳に追加

ＵＳＢフラッシュメモリ用ＵＳＢポートがＵＳＢインターフェースコネクタを備え、ＵＳＢインターフェースコネクタの矩形断面の長辺又は短辺に平行な回転軸線周りに回動するコネクタ回動部材と、ＵＳＢフラッシュメモリをＵＳＢインターフェースコネクタに接続してコネクタ回動部材を回動させると、ＵＳＢフラッシュメモリが収容される形状にされた収容部とを具備している。 - 特許庁

In this non-volatile semiconductor memory, a constant current circuit C0 is arranged in parallel to a NMOS diode N5 converting the detected current of an array cell side into voltage, and a constant current circuit C1 is arranged in parallel to a NMOS diode N6 converting the detected current of a reference cell side into voltage.例文帳に追加

本発明の不揮発性半導体記憶装置では、アレイセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ５と並列に定電流回路Ｃ０を配置し、リファレンスセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ６と並列に定電流回路Ｃ１を配置する。 - 特許庁

When information is recorded or reproduced to/from a hologram disk by using a holographic memory technology, a spatial light modulation element SLM and a light receiving element (CMOS sensor or the like) are formed on the same substrate, and a shifting means 124 for performing parallel shift of parallel luminous fluxes made incident on the spatial light modulation element and the light receiving element is provided.例文帳に追加

ホログラフィクメモリ技術を用いてホログラムディスクに情報を記録又は再生する場合、空間光変調素子ＳＬＭと受光素子（ＣＭＯＳセンサ等）を同一基板上に形成し、空間光変調素子と受光素子に入射する平行光束を平行シフトするシフト手段１２４を具備する。 - 特許庁

In several execution styles, an instruction history cache is used for storing the history data expressing the predicted next instruction among plural instructions stored in a memory and this instruction history cache is operated parallel with a secondary instruction cache so as to parallel retrieve the predicted next instruction and the real next instruction.例文帳に追加

いくつかの実施態様では、メモリに記憶されている複数の命令の予測される次の命令を表す履歴データを記憶するために命令履歴キャッシュが使用され、予測される次の命令と実際の次の命令が並列に検索できるように、この命令履歴キャッシュは二次命令キャッシュと並行して操作される。 - 特許庁

To provide a creating apparatus for image of parallel translation capable of outputting a correct recognition of an original text and a correct original language and reducing a processing speed for image creation, translation retrieval and the like by a memory with a smaller capacity.例文帳に追加

原稿の正確な認識と正確な原語出力が可能で，より低容量のメモリで，作画，訳語検索等の処理速度を短縮させた対訳画像形成装置を提供することを目的とする。 - 特許庁

To attain parallel memory access from each function processing module while reducing built-in memories to be mounted by sharing built-in memories even in a case that the bit widths of built-in memories to be used by a plurality of function processing modules are varied.例文帳に追加

複数の機能処理モジュールが使用する内蔵メモリのビット幅が異なる場合でも、内蔵メモリを共有することで実装する内蔵メモリを削減し、各機能処理モジュールからのメモリアクセスを並列に実現する。 - 特許庁

To provide a buffer memory circuit capable of accelerating a processing speed, reducing the number of parallel processings, performing high integration and preventing the generation of the stagnation of cells even in the case of handling the burst data of ATM cells or the like.例文帳に追加

処理速度を向上させて並列処理数を減少させ、高集積化を図るとともに、ＡＴＭセル等のバーストデータを扱う場合にもセルの滞留の発生を防ぐことが可能なバッファメモリ回路を提供する。 - 特許庁

To reduce costs for testing by carrying out a performance test at a high speed when data are serially transmitted to/from the outside, and are transmitted in parallel for reading/writing them from/in memory cells.例文帳に追加

本発明は、外部とのデータの受け渡しを直列データで行い、メモリセルへのデータの読み書きを並列データで行う半導体集積回路に関し、動作試験を高速に行い、試験コストを低減することを目的とする。 - 特許庁

Concretely, this invention contrives a means that uses wiring connection for arrangement conversion of a plurality of the bits and supply of arithmetic results among memory elements and logic circuits in the large scale integrated circuit so as to realize the simplified circuit and the parallel operations.例文帳に追加

具体的にはLSI内のメモリ素子、論理回路間に複数のビット配列変換や演算結果供給のための結線接続を用いて回路の簡易化と動作の並列化を実現する手段を考案した。 - 特許庁

A power supply control circuit (PCK0-PCKn) is provided corresponding to a memory cell array, and the voltage level of a cell source line (VDM, VSM) is set according to an access mode during the parallel execution of the read access and the write access.例文帳に追加

メモリセル列に対応して電源制御回路（ＰＣＫ０−ＰＣＫｎ）を設け、各列単位で、リードアクセスとライトアクセスの並行実行時のアクセス態様に応じてセルソース線（ＶＤＭ，ＶＳＭ）の電圧レベルを設定する。 - 特許庁