「parallel memory」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The first memory cell consists of a first resistance change element X, having one end connected with a first bit line, and first and second FETs connected in parallel between the other end of the element X and a second bit line.例文帳に追加

第１メモリセルは、一端が第１ビット線に接続される第１抵抗変化素子Ｘと、第１抵抗変化素子Ｘの他端と第２ビット線との間に並列接続される第１及び第２ＦＥＴとから構成される。 - 特許庁

This device is provided with first and second additional FET/N1 and P1 arranged in parallel on one of potential lines DL and SL for supplying first and second driving potentials VDD, VSS to respective memory cells 24.例文帳に追加

半導体記憶装置は、第１及び第２の駆動電位ＶＤＤ、ＶＳＳをＳＲＡＭの各メモリセル２４に供給する電位線ＤＬ、ＳＬの一方の上に並列に配設された第１及び第２の追加ＦＥＴ・Ｎ１、Ｐ１を有する。 - 特許庁

To provide an image processing device capable of performing a variable power processing and a half tone processing in parallel at a high speed without interrupting the reading processing of image data and suppressing the memory cost to achieve a high speed processing.例文帳に追加

本発明は、画像データの読み込み処理を中断させることなく高速に変倍処理とハーフトーン処理を並列に行い、メモリコストを抑え高速化を実現できる画像処理装置を提供することを目的とする。 - 特許庁

When the reference slot 34 is operated, or the reading/writing operation to a memory module element mounted on the reference slot 34 is performed, the same reading/writing operation is performed for the parallel slots 36 and 38.例文帳に追加

基準スロット３４が動作する時、すなわち基準スロット３４に実装されたメモリモジュール素子に対する読み取り／書込み動作が行われる時、並列スロット３６、３８についても同様に読み取り／書込み動作が行われる。 - 特許庁

To shorten processing time to run a data parallel program in distributed memory computer systems to combine more than one PE(processing element) varying with kinds and performance and change in load conditions during running of the program.例文帳に追加

種類や性能が異なる複数のPEを結合した分散メモリ型計算機システム、およびプログラムの実行中に負荷状況が変化する分散メモリ型計算機システムにおいて、データ並列プログラムを実行する際の処理時間を短縮する。 - 特許庁

A semiconductor memory is provided with a ferroelectric capacitor 30, a read-out FET 20 connected to the ferroelectric capacitor 30 in series, and a selection FET 20 connected to the ferroelectric capacitor 30 in parallel.例文帳に追加

半導体記憶装置は、強誘電体キャパシタ３０と、強誘電体キャパシタ３０に直列に接続された読み出しＦＥＴ１０と、強誘電体キャパシタ３０に並列に接続された選択ＦＥＴ２０とを備えている。 - 特許庁

In the ferroelectric capacitor, the capacitor electrode film 7 connected to the via 6 formed on the source/drain region 2, and a ferroelectric film 8, are alternately repetitively formed in parallel with a semiconductor substrate 1 above the memory cell section.例文帳に追加

強誘電体キャパシタでは、メモリセル部上に半導体基板１に対して並行に、ソース／ドレイン領域２上に形成されるビア６に接続されるキャパシタ電極膜７と強誘電体膜８が交互に繰り返し形成される。 - 特許庁

A frame memory 3 fetches in sequence the image signals from an image pickup means 1 (line CCD camera) and records the image signals of a past fixed period set, on the basis of the current time in parallel to the fault detection processing of a fault detection device 2.例文帳に追加

欠陥検出装置２による欠陥の検出処理と並行して、フレームメモリ３は、撮像手段１（ラインＣＣＤカメラ）から画像信号を順次取り込み、現在を基点とする過去一定期間の画像信号を記録する。 - 特許庁

The part 16 reads the reference image from the image memory 14, moves the read reference image in parallel by the amount corresponding to the moving vector, and convents the image into a corrected image, which is supplied to an output part 17 via the bus 18.例文帳に追加

画像補正部１６は、画像メモリ１４から参照画像を読み出し、読み出した参照画像を対応する動きベクトルの分だけ平行移動して補正画像に変換し、バス１８を介して出力部１７に供給する。 - 特許庁

This absolute value calculating circuit of difference is incorporated in a all parallel type associative memory as a unit comparison circuit UC, and all output of the absolute value calculating circuit of difference of W pieces are inputted to a weight comparing circuit and processed.例文帳に追加

そこで、この差の絶対値計算回路をユニット比較回路ＵＣとして全並列型連想メモリに組み込み、Ｗ個の差の絶対値計算回路の出力を全て重み比較回路ＷＣに入力し処理する。 - 特許庁

A single image memory 36 stores the 1-channel three-dimensional video signal and a serial parallel converter 35 separates the written 1-channel three-dimensional video signal into the 2-channel three-dimensional video signals and outputs them.例文帳に追加

この１チャネルの３次元映像信号は単一の画像メモリ３６に書込まれ、書込まれた１チャネルの３次元映像信号はシリアル−パラレル変換器３５によって２チャネルの３次元映像信号に分離され出力される。 - 特許庁

To simply and certainly perform the judgment of the overlap of the developing areas of respective printing data and the control of developing order in the case of overlap when the printing data for a line printer are developed on a page memory in parallel.例文帳に追加

ラインプリンタ用の印刷データをページメモリ上で並列展開する際に、各印刷データの展開領域が重なっていることの判別、および重なっている場合の展開順序の制御を簡単かつ確実に行う。 - 特許庁

To provide a multicore system, and electronic control unit, a motor ECU, a control system, and an order execution method which enables each core to execute the order in parallel with each other by suppressing the increase in the memory capacity and regardless of whether it is a reentrant process or not.例文帳に追加

メモリ容量の増大を抑制して、また、リエントラントな処理か否かに関わらず、各コアが並行に命令を実行可能なマルチコアシステム、電子制御ユニット、モータＥＣＵ、制御システム及び命令実行方法を提供すること。 - 特許庁

To provide a data transmission system capable of reducing the number of data transition of a signal line in data transmission via a parallel bus between devices such as a memory I/F and a liquid crystal I/F, and thus, achieving power saving, reduction of EMI noise.例文帳に追加

メモリＩ／Ｆや液晶Ｉ／Ｆなどのデバイス間のパラレルバスを介したデータ伝送において信号線のデータ遷移数を減らし、それによって省電力化、ＥＭＩノイズ低減を実現できるデータ伝送システムを提供する。 - 特許庁

A graphics processor includes plural processor cores for performing processing on each of plural pixel data items in parallel, a register shared by the plural processor cores, a register control unit for controlling the register, and a pixel holding memory for holding the pixel data.例文帳に追加

グラフィックスプロセッサは、複数の画素データそれぞれの処理を並列して行う複数のプロセッサコアと、複数のプロセッサコアにより共有されるレジスタと、レジスタを制御するレジスタ制御部と、画素データを保持する画素保持メモリとを備える。 - 特許庁

To reduce processing standby time in relation to DMA(Direct Memory access) transfer of a processor by efficiently executing the DMA transfer regarding a multichannel DMA controller to execute an arithmetic operation of a processor and data transfer in parallel.例文帳に追加

プロセッサの演算とデータの転送とを並列実行するための複数チャネルＤＭＡコントローラに関し，ＤＭＡ転送を効率良く実行させることによって，プロセッサのＤＭＡ転送に関係する処理待ち時間を削減する。 - 特許庁

Further, a mapping means for executing memory mapping of a general purpose register 5 in a two-dimensional array through the use of image information corresponding to the columns of the image pickup elements is provided and the parallel processing means simultaneously calculates image information corresponding to the columns of the image pickup elements through the use of the general purpose register memory-mapped by the mapping means.例文帳に追加

さらに、汎用レジスタ５を撮像素子の列に対応する画像情報と各画像情報の精度とを用いて２次元配列状にメモリマッピングを行うマッピング手段とを備え、並列処理手段はマッピング手段によりメモリマッピングされた汎用レジスタを用いて撮像素子の列に対応する画像情報を同時に演算する。 - 特許庁

In a test pattern load device 30, the test patterns to be executed are divided into a size storable in the memory 11 for storing the test patterns and stored in parallel and horizontal directions in the memory 11 for storing the test patterns, and test program information indicating the location of storage and division information on the number of divisions etc. are reported to a verification processing part 13.例文帳に追加

テストパターンロード装置３０で、実行すべきテストパターンを、テストパターン格納用メモリ１１に格納可能なサイズに分割してこれをテストパターン格納用メモリ１１の水平方向並列に格納すると共に、その格納位置を表すテストプログラム情報及び分割数等の分割情報を検証処理部１３に通知する。 - 特許庁

The large capacity multi-port cache memory having random access band width, to which parallel access from plural ports are enabled and suitable for use for the most advanced microprocessor with low probability of the erroneous cache is easily provided since the multi-port cache memory is formed by using one port cell block suitable for capacity increase as the component.例文帳に追加

本発明のマルチポートキャッシュメモリは、大容量化に適した１ポートセルブロックを構成要素として形成されるため、高いランダムアクセスバンド幅を有し、複数のポートからの並列アクセスが可能で、かつ、キャッシュミスの確率が小さい最先端のマイクロプロセッサへの使用に適した大容量のマルチポートキャッシュメモリを容易に提供することが可能になる。 - 特許庁

The NOR flash memory device has a plurality of active regions 110 extending straight in parallel with a predetermined direction on a substrate; and a plurality of memory cells formed on the active regions, each of which is determined by a contact between a wordline chosen from a plurality of wordlines 130 and a bit line chosen from a plurality of bit lines 330.例文帳に追加

基板上で所定方向に沿って直線状に平行に延びている複数の活性領域と、活性領域上に形成され、複数のワードラインのうち選択される１本のワードラインと複数本のビットラインのうち選択される１本のビットラインとの接点によって各々決定される複数のメモリセルを備えるＮＯＲ型フラッシュメモリ素子である。 - 特許庁

This memory circuit includes a plurality of parallel bit lines 21 to 28 connected to a plurality of memory cells 12, a plurality of sense amplifiers 341 to 344 connected to the bit lines, and a plurality of switches 351 to 354 each being connected to a pair of bit lines out of the plurality of bit lines for switchably short-circuiting the pair of bit lines.例文帳に追加

メモリ回路は、複数のメモリセル１２に接続されている互いに平行な複数のビット線２１〜２８と、該ビット線に接続されている複数のセンスアンプ３４１〜３４４と、上記複数のビット線からのそれぞれのビット線対に接続され、該それぞれのビット線対を切替可能にショートさせる複数のスイッチ３５１〜３５４とを含む。 - 特許庁

This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.例文帳に追加

本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁

The memory array has nonvolatile memory cells, in which a write voltage is applied from a write selection word line according to an address signal in the write operation and also a write current is supplied from a transistor (TR6) switching controlled by a write selection bit line and the parallel write restriction circuit according to logical values of write data.例文帳に追加

メモリアレイは、書き込み動作においてアドレス信号に従って書き込み選択とされるワード線から書き込み電圧が印加され、且つ、書き込みデータの論理値に従って書き込み選択ビット線と並列書き込み制限回路によりスイッチ制御されるトランジスタ（ＴＲ６）から書き込み電流が供給される不揮発性メモリセルを有する。 - 特許庁

In this image processing apparatus, a memory circuit for memorizing image data and a image processing circuit for signal processing of the image data are connected in parallel on a bus for which the CPU or a data transmission circuit has use rights, the data transmission between the memory circuit and the image processing circuit is done by obtaining use rights of the bus with the data transmission circuit.例文帳に追加

ＣＰＵまたはデータ転送回路が使用権を持つバス上に、画像データを記憶するメモリ回路及び前記画像データを信号処理する画像処理回路が並列に接続された画像処理装置において、前記メモリ回路と前記画像処理回路間のデータ転送は、前記データ転送回路が前記バスの使用権を得て行う。 - 特許庁

In a writing part 20, the first output terminal 21a (16 bits) of a bus width converter 21 is connected in parallel with both of the first input terminal group 11a (lower 16 bits) and the second input terminal group 11b (upper 16 bits) of a frame memory 10.例文帳に追加

書き込み部２０においては、バス幅変換器２１の第１出力端子２１ａ（１６bit）は、フレームメモリ１０の第１入力端子群１１ａ（下位１６bit）と第２入力端子群１１ｂ（上位１６bit）との両方に、並列的に接続されている。 - 特許庁

Multi-beam formers (2) 7 form a plurality of reception signal beam patterns B1 to BN for angle measurement aligned simultaneously and parallel in an angle direction based on reception signals held in a memory 3 to output the reception signals for each of angles corresponding to respective beams.例文帳に追加

マルチビーム形成器（２）７は、メモリ３に保持されている受信信号から同時並列に角度方向に並べた複数の測角用受信ビームパターンＢ１〜ＢＮを形成し、各ビームに対応した角度毎に受信信号を出力する。 - 特許庁

When a print execution request is issued from another application operating in parallel to an application having issued its print execution request during printing, a control part 10 changes over printing by a productivity improving printing method to printing by a memory saving printing method.例文帳に追加

制御部１０は、印刷中にその印刷実行要求をしたアプリと並行動作する他のアプリからの印刷実行要求があった場合、生産性向上印刷方式による印刷からメモリ節約印刷方式による印刷に切り替える。 - 特許庁

To provide a storage device, a computer system, and a storage system, capable of attaining a new storage configuration enabling apparent elimination of the overhead and enabling high-speed access all the time particularly when constructing a high parallel configured high-speed flash memory system.例文帳に追加

特に高並列化された高速なフラッシュメモリシステムを構築するにあたってオーバーヘッドを見かけ上消滅させ、常時高速なアクセスを可能とする新しいストレージ構成を実現可能な記憶装置、コンピュータシステム、および記憶システムを提供する。 - 特許庁

Then, when the confirmation reading target pages are read respectively from the logical blocks, the confirmation-reading target pages of the plurality of logical blocks are concurrently read by parallel access control with respect to the first to n-th pieces of the non-volatile memory.例文帳に追加

そして各論理ブロックのそれぞれから確認読出対象ページを読み出す際には、第１〜第ｎの不揮発性メモリへの並列的なアクセス制御により、複数の論理ブロックの確認読出対象ページの同時的な読み出しを実行する。 - 特許庁

A method includes steps of extracting a set of elements from the list of structure representation of an Extensible Markup Language (XML) documents, storing the set of elements in continuous packed vectors of a memory position and searching the set of elements in parallel.例文帳に追加

本発明の方法は、拡張マークアップ言語（XML）ドキュメントのリスト構造表現から要素のセットを抽出し、前記要素のセットを連続したメモリ位置のパック・ベクトルに格納し、前記セットの要素が並列に検索されることを可能にすることを有する。 - 特許庁

The memory test device 10 writes a test signal to a plurality of memories to be tested D1 to D32; while it reads signals written in the plurality of memories to be tested D1 to D32 and tests the plurality of memories to be tested D1 to D32 in parallel.例文帳に追加

メモリ試験装置１０は、複数の被試験メモリＤ１〜Ｄ３２に試験信号を書き込むとともに複数の被試験メモリＤ１〜Ｄ３２に書き込まれた信号を読み出して、複数の被試験メモリＤ１〜Ｄ３２の試験を並列して行う。 - 特許庁

A memory cell mat (30) is divided into a plurality of entries, an arithmetic logic unit (ALU) is arranged corresponding to each entry (ERY) and between the entries and the corresponding arithmetic logic units, arithmetic/logic operation is executed in bit-serial and entry-parallel mode.例文帳に追加

メモリセルマット（３０）を複数のエントリ（ＥＲＹ）に分割し、各エントリ（ＥＲＹ）に対応して、演算処理ユニット（ＡＬＵ）を配置し、これらのエントリと対応の演算処理ユニットとの間で、ビットシリアルかつエントリパラレル態様で演算処理を実行する。 - 特許庁

An error memory 107 storing a quantization error required when error spread is conducted by parallel processing of scanning lines is provided only in a binary processing circuit 106d independently of number of binary processing sections 106a-106d.例文帳に追加

誤差拡散を複数走査ラインの並列処理により行う際に必要とされる量子化誤差を格納しておくための誤差メモリ１０７が、２値化処理部１０６ａ〜１０６ｄの数に関係なく、２値化処理回路１０６ｄ内にだけ設けてある。 - 特許庁

When the photographed image recorded in a memory of the image display device is reproduced and displayed, a monthly calendar 142, including a photographic date in date and time, is displayed in parallel with the reproduced image 141 and date and time 143, corresponding to the photographic date, is highlighted and displayed.例文帳に追加

画像表示装置のメモリに記録されている撮影画像を再生表示すると撮影日を日付に含む月間カレンダ１４２を再生画像１４１に並べて表示し、撮影日に対応する日付１４３を強調表示する。 - 特許庁

The memory control part 114 of the part 110 reads the portion of 2n=4 state of a calculating result at a former time from the memories 161 to 164, processes it in parallel, obtains the portion of 4 states of the present time and writes it back to the memories 161 to 164.例文帳に追加

制御部１１０のメモリ制御部１１４は、前時刻の計算結果の２^ｎ ＝４状態分をメモリ１６１〜１６４から読み出して並列処理して、現在時刻の４状態分の計算結果を求め、メモリ１６１〜１６４に書き戻す。 - 特許庁

Registers 23, 25 receive all threshold data that are applied to processing threshold data read from a threshold matrix memory 21 in a reuse enable way till end of a processing scanning line, output the data to a plurality of comparison means selectively to execute parallel comparison processing.例文帳に追加

閾値マトリクスメモリから読み出される閾値データを処理走査ラインが終了するまで再利用可能なように処理に適用する全閾値データをレジスタに取り込み、これを選択的に複数の比較手段に出力し、並列的な比較処理を実行する。 - 特許庁

The circuits and processing techniques of various original supporting sub-systems for operating a system including memory address specification, data conversion using a common processing block, time synchronization, asynchronous buffering, the storage of video information and a parallel Huffman decoder, etc., are presented.例文帳に追加

メモリアドレス指定、共通処理ブロックを用いたデータ変換、時間同期、非同期バッファリング、ビデオ情報の記憶、並列ハフマンデコーダ、等を含むシステムを実動化するために種々の独特が支援サブ・システムの回路及び処理技術が開示されている。 - 特許庁

Cell blocks MCB0, MCB1 constituted by connecting in series plural memory cells MC in which a ferroelectric capacitor C and a cell transistor T are connected in parallel between terminals N1 and N2 is formed along a pair of bit lines BBL, BL.例文帳に追加

強誘電体キャパシタＣとセルトランジスタＴを並列接続してなるメモリセルＭＣを端子Ｎ１，Ｎ２の間に複数個直列接続して構成されたセルブロックＭＣＢ０，ＭＣＢ１が対をなすビット線ＢＢＬ，ＢＬに沿って形成される。 - 特許庁

To provide a printing device in which a plurality of processing means are respectively operated in parallel without managing the statuses of those plurality of processing means, and the increase of memory resources to be used for a print job management queue is suppressed.例文帳に追加

複数の処理手段の状態を管理することなく、複数の処理手段がそれぞれ並列動作することができるとともに、印刷ジョブ管理キューに使用されるメモリ資源の増加を抑制することができる印刷装置を提供する。 - 特許庁

An image signal obtained by serially converting the n divided image data which are read from the memory and input in parallel is output using the transmission standard of either 3G HD-SDI format or HD-SDI dual link format.例文帳に追加

そして、メモリから読み出されてパラレル入力されるｎ個の分割画像データをシリアル変換して得る画像信号を、３Ｇ ＨＤ−ＳＤＩフォーマット、又はＨＤ−ＳＤＩ デュアルリンクフォーマットのいずれかの伝送規格を用いて出力する。 - 特許庁

Inside the computers 1-2 to 1-4, a system managing program 1-10 is provided for monitoring the messages of all the computers in the parallel computer system 1-1 and managing the monitoring of computer performance such as a CPU using rate or a memory using rate.例文帳に追加

計算機１−２〜１−４内には、並列計算機システム１−１内の全ての計算機のメッセージの監視、ＣＰＵ使用率、メモリ使用率等の計算機のパフォーマンスの監視等の管理を行うシステム管理プログラム１−１０が備えられている。 - 特許庁

To improve performance such as versatility, maintainability, parallel processability and message sequence guarantee by reducing the compression of a resource at a reception side and the complicatedness of destination management as a whole and the compression of a memory source due to the start of a transaction controlling part.例文帳に追加

受信側におけるリソースの圧迫及び全体における宛先管理の煩雑さ、トランザクション制御部の起動によるメモリソースの圧迫、汎用性及びメンテナンス性、並行処理、メッセージのシーケンス保証などの各問題点を解消する。 - 特許庁

A memory cell array comprises a plurality of pairs of bit lines BL1, ... and control lines CL1, ... formed parallel to a channel on a substrate.例文帳に追加

メモリセルアレイ部は、基板上においてチャネルと平行に形成された複数対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・を有し、これらの各対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・の間に、複数個の２トランジスタ構成のメモリセル１０，・・・がそれぞれ配置されている。 - 特許庁

According to such a structure, since images located in different areas of images stored in each image memory are processed in parallel by different CPUs, the image processing speed can be increased to shorten a part recognition time.例文帳に追加

このような構成では、各画像メモリに格納された画像の異なる領域にある画像を、それぞれ異なるＣＰＵで分散化して並列処理を行っているので、画像処理を高速化して部品認識時間を短縮することができる。 - 特許庁

To reduce the capacity of a memory in use and to decrease the processing time by conducting a processing to magnify a multi-value image and a processing to binarize the magnified multi-value image in the unit of lines up to an end position of the image in parallel.例文帳に追加

多値画像を拡大するための処理と、拡大された多値画像を二値化するための処理をライン単位で画像の終端位置まで並行して行うことにより、使用するメモリ容量の削減をはかり、処理時間の短縮をはかる。 - 特許庁