「parallel memory」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

To prevent the waste of a memory resource, and to save power, and to reduce costs, and to improve efficiency by filling the string of extraction packets including the specific number of instructions with execution packets including the variable number of instructions without any waste by a parallel execution microprocessor.例文帳に追加

並列実行マイクロプロセッサで特定数命令を含む取出しパケットの列を変動数命令を含む実行パケットの列で無駄なく埋めて、メモリ資源浪費回避、電力節約、低コスト、高効率化を図る。 - 特許庁

To realize processing at higher speed by making a wasteful work memory area for executing halftone processing after variably magnifying the image unnecessitated, and by supplying pixels equivalent to the number of parallel processing in the halftone processing after the variable magnification.例文帳に追加

画像変倍後にハーフトーン処理を行なうための無駄なワークメモリ領域を不要にし、かつハーフトーン処理における並列処理数分の画素を変倍後に供給することにより、高速処理を実現すること。 - 特許庁

In the case of write an address control section 12 brings a write side gate 13 to be set and 2-parallel data are written in a single port memory 11 according to a top pointer of the data group detected by a pointer detection circuit 17.例文帳に追加

アドレス制御部１２により、書込み時は、書込み側ゲート１３はオン状態にされ、２並列データが、ポインタ検出回路１７により検出されたデータ群の先頭位置に従い、シングルポートメモリ１１に書込まれる。 - 特許庁

To provide a magnetic recording medium including a structure in which magnetic layers are coupled in a magnetically anti-parallel state without using any rare metal such as Co or Ru, and to provide a perpendicular magnetic recording medium, a magnetic storage device and a magnetic memory cell.例文帳に追加

Ｃｏ、Ｒｕなどの希少金属を用いることなく、磁気的に反平行状態で結合した構造を含む磁気記録媒体、垂直磁気記録媒体、磁気記憶装置、磁気メモリセルを提供すること。 - 特許庁

The thread for prefetch and prepurge generated by the compiler device 100 is configured to execute prefetch or prepurge under the consideration of the priority of a program or the use rate of a cache memory while operating in parallel with a main program.例文帳に追加

コンパイラ装置１００によって生成されたプリフェッチおよびプリパージ用スレッドはメインプログラムと並列に動作しながら、プログラムの優先度やキャッシュメモリの使用率を考慮したプリフェッチおよびプリパージを行う。 - 特許庁

After being processed by an image processing section 306 to be stored once in a buffer memory 308, image signals input are encrypted by an encryption circuit 310 to be output to the parallel bas via an I/F 303.例文帳に追加

入力された画像信号は、画像処理部３０６により処理され、バッファメモリ３０８に一旦格納された後、暗号化回路３１０により暗号化され、出力Ｉ／Ｆ３０３を介してパラレルバスに出力される。 - 特許庁

Consequently, the Y-axis guide 23 for guiding the X-axis frame 11 and the scale member 91 provided with a memory for storing the positional information of the X-axis frame 11 can be directed in parallel with each other with high accuracy.例文帳に追加

これにより、Ｘ軸フレーム１１を案内するＹ軸ガイド２３と、Ｘ軸フレーム１１の位置情報を与えるメモリを備えたスケール部材９１とを高い精度で、互いに平行に方向決めすることができる。 - 特許庁

When encoding and decoding are performed in parallel, a frame memory 5 is used in common in the time of encoding and decoding of an image signal, and one MPEG encoding/decoding engine 7 alternately executes each processing of the encoding and the decoding.例文帳に追加

エンコードとデコードとが並行して行われる場合、フレームメモリ５は、画像信号のエンコード時とデコード時とで共用され、１つのＭＰＥＧエンコード・デコードエンジン７が、エンコードとデコードの各処理を交互に実行する。 - 特許庁

Therefore, the data transfer can be performed from the external memory to the I/O bank 16 in parallel to arithmetic processing by the plurality of PEs 13, so that the PEs 13 can efficiently perform arithmetic processing.例文帳に追加

したがって、複数のＰＥ１３に演算処理を行なわせるのと並行して、外部メモリからＩＯバンク１６にデータ転送を行なわせることができ、ＰＥ１３が効率的に演算処理を行なうことが可能となる。 - 特許庁

The input/output device 26 includes other peripheral parts like an external memory interface device (MIU) 30, a parallel interface device (PIU) 32 and a series interface device (SIU) 34 but is not limited to them.例文帳に追加

入力／出力装置２６は、外部メモリ・インターフェース装置（ＭＩＵ）３０、平行インターフェース装置（ＰＩＵ）３２，直列インターフェース装置（ＳＩＵ）３４のように、他の周辺部を含んでいるが、それらに限定されるわけでない。 - 特許庁

To further increase speed and reduce power consumption by reducing computational complexity in processing or determination and a memory capacity required for storing pixel values, in parallel filtering for reducing block noise.例文帳に追加

ブロックノイズを低減するためのフィルタ処理を並列に実行する際に、処理や判定の演算量、画素値の保存に必要なメモリ量を削減することで、より一層の高速化と消費電力の削減を実現する。 - 特許庁

To generate an expected value required at the time of write-in test of byte mask for a memory in which a burst address in generated and in/from which parallel pattern data columns given externally to this burst address can be written and read out.例文帳に追加

メモリの内部でバーストアドレスを発生し、このバーストアドレスに外部から与えた並列パターンデータ列を書き込み、読み出すことができるメモリに対し、バイトマスク書き込み試験時に必要とする期待値を発生させる。 - 特許庁

A main CPU 101 groups execution units (threads or the like) of parallel processable scheduling objects which are stored in a memory 107 by task and performs scheduling processing of assigning sub-CPUs 102a to 102n to respective tasks.例文帳に追加

ＭａｉｎＣＰＵ１０１が、メモリ１０７に記憶される、並行処理可能なスケジューリング対象の実行単位（スレッド等）をタスク毎にグループ化し、各タスクに、ＳｕｂＣＰＵ１０２ａ〜１０２ｎを割り当てるスケジューリング処理を行う。 - 特許庁

The CPU 17 performs a prescribed processing to one of the memory card 40a and the magnetic disk card 40b while recording a picked-up image to the other one by executing a plurality of tasks in parallel.例文帳に追加

ＣＰＵ１７は、複数のタスクを並列的に実行することで、メモリカード４０ａと磁気ディスクカード４０ｂとのうちの一方に対して撮像画像を記録させつつ、他方に対して所定の処理を行うことが可能である。 - 特許庁

In a writing or erasing circuit, write or erase data are verified in parallel among memory cells groups altogether, and further writing or erasing in a correctly verified cell is selectively inhibited.例文帳に追加

書き込みもしくは消去回路において、一度にメモリセルのグループで並列に書き込みもしくは消去データのベリファイを行い、正しくベリファイされたセルへのさらなる書き込みもしくは消去を選択的に禁止する。 - 特許庁

A magnification processing circuit 44 generates magnified image data by magnifying the reduced image data 32a stored in the buffer memory 27 to the size of the source image data 31 in parallel with predetermined image processing by an image processing section 24.例文帳に追加

拡大処理回路４４は、画像処理部２４の所定の画像処理に並行して、バッファメモリ２７に記憶された縮小画像データ３２ａを原画像データ３１のサイズに拡大して拡大画像データを生成する。 - 特許庁

The correction data memory 3 reads out the written-in correction data Dc based on a read-out area selection signal Rr and a read-out address designation signal Ar, and outputs it to a correction data interpolation circuit 5 in parallel.例文帳に追加

補正用データメモリ３は、読み出し領域選択信号Ｒｒおよび読み出しアドレス指定信号Ａｒに基づいて、書き込まれた補正用データＤｃを読み出し、補正用データ補間回路５に並列で出力する。 - 特許庁

The thread for the pre-fetching and pre-purging which is generated by the compiler device 100 conducts the pre-fetching and pre-purging in consideration of the priority of the program and the use rate of a cache memory while operating in parallel to a main program.例文帳に追加

コンパイラ装置１００によって生成されたプリフェッチおよびプリパージ用スレッドはメインプログラムと並列に動作しながら、プログラムの優先度やキャッシュメモリの使用率を考慮したプリフェッチおよびプリパージを行う。 - 特許庁

A programmer inserts an AFFINITY instruction row for instructing the important loop (for example, a loop which it takes long to operate) which makes a great contribution to the parallelization in the case of creating a parallel program 2 for a shared memory as a specified loop.例文帳に追加

プログラマは、共有メモリ向け並列プログラム２の作成時に、並列化への寄与が大きい重要ループ（例えば、演算時間が長いループ等）を、特定ループとして指示するAFFINITY指示行を挿入しておく。 - 特許庁

The second memory cell consists of a second resistance change element, having one end connected to a third bit line, and third and fourth FETs, connected in parallel between the other end of the second element and a fourth bit line.例文帳に追加

第２メモリセルは、一端が第３ビット線に接続される第２抵抗変化素子と、第２抵抗変化素子の他端と第４ビット線との間に並列接続される第３及び第４ＦＥＴとから構成される。 - 特許庁

A code buffer write part 72 reads code data from the temporary buffer group 50 and writes, to a memory 20, code data corresponding to a plurality of data blocks from a write start position calculated by the code buffer write part 72 in parallel.例文帳に追加

符号バッファ書込部７２はテンポラリバッファ群５０から符号データを読み出し、符号バッファ書込部７２で計算した書込開始位置から複数のデータブロックに対応する符号データを並列してメモリ２０へ書き込む。 - 特許庁

This PLC performs parallel processing of the decision of processing of a leading code, the generation of decision data of a received data sum check code and the generation of a sum check code during DMA(direct memory access) transfer by respective logic circuits 106, 110 and 114.例文帳に追加

先頭コードの判定処理、受信データのサムチェックコードの判定データの生成、サムチェックコードの生成を、それぞれ論理回路１０６、１１０、１１４により、ＤＭＡ転送中に並列処理で行う。 - 特許庁

A plurality of connecting terminals 13 electrically connected to the memory side terminals 31 on one end side and electrically connected to the conductors on the other end side for pitch conversion are aligned in parallel in the connector body section 10.例文帳に追加

コネクタ本体部１０内には、一端側においてメモリ側端子３１と電気的に接続し、他端側において導体と電気的に接続してピッチ変換を行なう接続端子１３が複数並設されている。 - 特許庁

By setting the cycle of the pulse signal PWM appropriately, the system bus 4 is not occupied for many hours by the data transfer inside the memory 2 and adverse effects on another task which operates in parallel are reduced.例文帳に追加

パルス信号ＰＷＭの周期を適切に設定することにより、メモリ２内でのデータ転送によってシステムバス４が長時間占有されることがなくなり、並行動作する別タスクへの悪影響が減少する。 - 特許庁

The input/output device 26 includes other peripheral parts like an external memory interface unit(MIU) 30, a parallel interface unit(PIU) 32 and a series interface unit(SIU) 34 but is not limited by them.例文帳に追加

入力／出力装置２６は、外部メモリ・インターフェース装置（ＭＩＵ）３０、平行インターフェース装置（ＰＩＵ）３２，直列インターフェース装置（ＳＩＵ）３４のように、他の周辺部を含んでいるが、それらに限定されるわけでない。 - 特許庁

A plurality of host computers 101 and 102 and secondary storage devices 110 and 120 are connected with one another through a switch 103, and a cache memory 107 having a cache controller 104 common to the secondary storage devices is connected to the switch in parallel with the second storage devices.例文帳に追加

複数のホストコンピュータ101,102と２次記憶装置110,120はスイッチ103を介して接続され、２次記憶装置に共通のキャッシュコントローラ104を備えるキャッシュメモリ107が２次記憶装置と並列にスイッチに接続される。 - 特許庁

Image data from the controller 100 that creates image data for output of a plurality of lines in parallel are inputted as image data of even-numbered lines and odd-numbered lines, and the image data are stored in a frame memory 206.例文帳に追加

出力用画像データを複数ライン分並行して生成するコントローラ１００からの画像データを、偶数ライン及び奇数ライン画像データとして入力し、その入力した画像データをフレームメモリ２０６に記憶する。 - 特許庁

Cache memories 3-1 to 3-n are provided in cache memory devices 2 attached to respective processors 1 of the parallel computer and different consistency management systems are assigned to the respective cache memories 3-1 to 3-n.例文帳に追加

並列計算機の各プロセッサ１に付随するキャッシュメモリ装置２内に複数のキャッシュメモリ３−１〜３−ｎを設け、それぞれのキャッシュメモリ３−１〜３−ｎにそれぞれ別の一貫性管理方式を割り当てる。 - 特許庁

A buffer memory 4 transfers data to a syndrome computer 5 and also to an error detector 7, which detects an error in parallel with syndrome calculation until the syndrome computer detects an error code.例文帳に追加

バッファメモリ４からシンドローム計算器５へのデータ転送と同時に誤り検出器７にもデータ転送を行い、シンドローム計算器で誤り符号が検出されるまでは、シンドローム計算と並行して誤り検出を実行する。 - 特許庁

Data storage processing from a memory to the register and a multiplication process in the adder are executed at a sequential timing without operating the respective processes in parallel so as to perform the multiple length arithmetic processing.例文帳に追加

さらに、メモリからのレジスタに対するデータ格納処理と、乗算器における乗算処理プロセスとを並列に動作させることなく、それぞれの処理プロセスをシーケンシャルなタイミングで実行して多倍長演算処理を行なう。 - 特許庁

A plurality of memory cells consisting of ferroelectric capacitors CF11, CF12, CF13, CF14 and cell selecting transistors Q11, Q12, Q13, Q14 being connected in series are connected in parallel mutually.例文帳に追加

直列に接続されている、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４とセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４とからなる複数のメモリセルが互いに並列に接続されている。 - 特許庁

A processor array 1 and a buffer 4 are added to the parallel computers, the data is transferred from the memory 3 to the buffer 4 with the M bit width and at a stage that N bits are arranged in the buffer 4, the data is transferred to the processor array 1 with the number of steps of N/M.例文帳に追加

プロセッサアレイ１と、バッファ４とが付加され、メモリ３からバッファ４にデータがＭビット幅で転送され、バッファ４でＮビットが揃った段階で、Ｎ／Ｍのステップ数でプロセッサアレイ１に転送される。 - 特許庁

The element arrives at a tapered part before the element is sufficiently solidified, radially contracted or enlarged while being cooled to impart a residual stress necessary for the shape memory properties, and its outer diameter is fixed at a parallel part of the element.例文帳に追加

管状体は十分に固化する前に、テーパ部に達し、冷却されながら縮径または拡径されることにより、形状記憶性に必要な残留応力が付与され、更に平行部で、外径が固定される。 - 特許庁

A featured power spectrum of the noise suppressed voice signals is extracted (13) and recognition processes are conducted in parallel using models V_1 to V_M generated from the learned signals having a plurality of S/N conditions in a memory 36 (35).例文帳に追加

雑音抑圧された音声信号の特徴パワースペクトルを抽出し（１３）、メモリ３６内の複数Ｓ／Ｎ条件の学習信号から作成したモデルＶ_１，…，Ｖ_Ｍを用いて、認識処理を並列に行う（３５）。 - 特許庁

In the respective nodes #1 to #7, a bus IF part 200 converts parallel data output from a CPU 202, a cache memory 204 or a memory 206 to serial data, and further converts electric data to optical signal, and transfers the same to another node through a serial signal bus 30 of an optical bus 2.例文帳に追加

各ノード＃１〜＃７において、バスＩＦ部２００は、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６から出力されるパラレル形式のデータをシリアル形式のデータに変換し、さらに、電気的なデータを光学的な信号に変換し、光バス２のシリアル信号バス３０を介して他のノードに対して転送する。 - 特許庁

The determination processing of FIFO to be the next control object in the internal bus control circuit 242, the generation processing of the initial address to be accessed in the main memory 20 in a memory control circuit 341 and the continuous generation processing of addresses using the initial address to be performed when burst access is made are performed in parallel.例文帳に追加

内部バス制御回路２４２における次に制御対象とするＦＩＦＯの決定処理と、メモリ制御回路３４１におけるメインメモリ２０内のアクセスを行う初期アドレスの生成処理と、バーストアクセスを行う際に行う当該初期アドレスを用いたアドレスの連続生成処理とを並行して行う。 - 特許庁

In this parallel computer system, a network control unit (PNU) 4, that a certain arithmetic processor 10 (11, 12 or 13) has, accesses the main storage device by operating an output port while adding memory configuration information, which is held by the PNU 4, to a PNU routing address, which is one part of memory access addresses, for determining the output port.例文帳に追加

並列計算機システムにおいて、ある演算処理装置１０（１１、１２、１３）が持つ網制御装置（ＰＮＵ）４は、メモリアクセスアドレスの一部であり、出力ポートを決定するためのＰＮＵルーティングアドレスに、ＰＮＵ４が保持しているメモリ構成情報を付加して出力ポートを操作し、主記憶装置をアクセスする。 - 特許庁

A printing apparatus includes a processing mode setting means 44 in which, when printing image data of two frames are stored in a printing image data memory 42, a parallel processing mode is set, and when a condition that the printing image data of one frame are stored in the printing image data memory 42 reaches a setting time, a row-reducing processing mode is set.例文帳に追加

プリント画像データメモリ４２に２コマのプリント画像データが記憶されている場合に並列処理モードを設定し、プリント画像データメモリ４２に１コマのプリント画像データが記憶されている状態が設定時間に達した場合に減列処理モードを設定する処理モード設定手段４４を備えている。 - 特許庁

One or more processes which require a buffer consecutive area on the memory are represented by a group of process names, a combination of processes not executed in parallel among the processes is represented by an exclusive relation, and one or more memory range candidates available for the processes as the buffer are represented by buffer allocation information BAI.例文帳に追加

バッファ用連続領域をメモリ上に確保する必要のある１以上の処理を処理名の集合で表し、それら処理間で並列実行されない処理の組合せを排他関係で表し、処理がバッファとして利用可能な１つ以上のメモリ範囲候補をバッファ割り当て情報ＢＡＩで表す。 - 特許庁

After a plurality of rows of contact nodes 22 are alternately formed on a memory substrate at a predetermined interval, a plurality of capacitor plates 50 are erected in a region ranging from the region with the contact nodes 22 formed to the region with no contact nodes 22 formed on the memory substrate in the direction parallel to the lengthwise direction of the contact nodes 22.例文帳に追加

メモリ基板上に複数列のコンタクトノード２２を所定の間隔で交互に形成させた後、複数のキャパシター用電極板５０を該コンタクトノード２２の名がて方向と平行する方向且つ、メモリ基板におけるコンタクトノード２２形成域からコンタクトノード２２非形成域までの領域に立設させる。 - 特許庁

Legitimacy of a memory as standard equipment for firstly making hardware perform a basic operation is checked when a power source is turned on (steps S2, S3), and if the legitimacy is confirmed, a process of executing the start up of the system (step S8) and a process of checking the legitimacy of the expanded optional memory (step S9) are executed in parallel.例文帳に追加

電源投入時にまずハードウェアの基本動作を行わせる標準搭載メモリの正当性をチェックし（ステップＳ２、Ｓ３）、その正当性が確認されたときには、システムの立ち上げを実行する処理（ステップＳ８）と、増設オプションメモリの正当性をチェックする処理（ステップＳ９）とを並行処理する。 - 特許庁

In an embodiment, the memory system 10 comprises a plurality of memory layers 12 which are manufactured in the same manner at the time of manufacturing, can be customized easily before or after layers are constituted of three dimensional lamination layers, thereby, in which date are transmitted to an individual layer in series or in parallel independently of the other layers, or retrieved from an individual layer.例文帳に追加

一実施例では、メモリシステム(10)は、製造時は同一で作られ、層が3次元積層体で構成される前後に容易にカスタマイズ可能であり、そのためデータが他の層から独立して、直列か並列で、個々の層へ送信、又は個々の層から検索される、複数のメモリ層(12)を含むことができる。 - 特許庁

To provide a photonic crystal optical bit memory which captures serial data into resonators one bit-by-one bit, converts the serial data into parallel data without using wavelength conversion, and reads the data captured into the resonators as a pulse train, and to provide a photonic crystal optical bit memory array.例文帳に追加

本発明の目的は、波長変換を介さず、シリアルデータを１ビット毎に共振器に取り込み、シリアルデータをパラレルデータに変換し、共振器に取り込まれたデータをパルス列として読み出すことも可能にするフォトニック結晶光ビットメモリおよびフォトニック結晶光ビットメモリアレイを提供することを目的とする。 - 特許庁

To provide semiconductor memory elements which can reduce the test time by making a DRAM core test by a parallel input/output interface method and support various input/output information transmission rates in the multi-port memory elements communicating information with external devices by a serial input/output interface method when operating normally.例文帳に追加

正常動作時に直列入／出力インタフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、並列入／出力インタフェース方式でＤＲＡＭコアテストを実行することによってテスト時間を減少させ、且つ、様々な入／出力情報伝送処理率を支援する半導体メモリ素子を提供すること。 - 特許庁

When an IF instruction is re-executed, a comparator 233 allows a program decoder unit 21 to fetch the instruction at the destination of branch stored in the program storage memory 231 until the condition judgment is completed, and to perform the parallel processing with an instruction following the IF instruction to be separately fetched from the program memory 1.例文帳に追加

ＩＦ命令が再度実行されるとき、条件判定が完了するまでの間に比較器２３３がプログラム格納メモリ２３１に記憶してある分岐先の命令をプログラムデコーダユニット２１にフェッチさせ、別途プログラムメモリ１からフェッチされるＩＦ命令に続く命令とともに並列処理をさせる。 - 特許庁