「parallel memory」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

The control circuit is configured to apply the first voltage to the plurality of first wirings in parallel, to simultaneously read data from the plurality of memory cells.例文帳に追加

また、制御回路は、複数の第１配線に同時に第１の電圧を印加して複数のメモリセルから同時にリード動作を実行する同時リード動作を実行可能に構成される。 - 特許庁

The method includes a step of scrubbing and making available for allocation of a memory of an additional amount in parallel with and after the starting operation of an operating system stored on the system.例文帳に追加

システム上にストアされたオペレーティング・システムの起動動作と並行しかつその後に、追加量のメモリを割り当てのためにスクラビングして利用することができるようにするステップとを含む。 - 特許庁

Since the setting period read from the memory 28 wherein a much data amount is processed is given to the counter 24 via a parallel bus PB, the period setting to the counter 24 takes almost no time.例文帳に追加

メモリ２８から読み出されたデータ量の多い設定周期を、パラレルバスＰＢを介してカウンタ２４に入力するので、カウンタ２４への周期設定には時間がほとんどかからない。 - 特許庁

Plural memory elements 1a-1n are commonly connected in parallel wish unidirectionally extended signal wiring 2, 3, and 4, and signals are transmitted unidirectionally along the signal wirings 2-4.例文帳に追加

一方方向に延在する信号配線（２，３，４）に共通に複数のメモリ素子（１ａ−１ｎ）を並列に接続し、これらの信号配線に沿って一方方向に信号を伝達する。 - 特許庁

A built-in memory is divided into two types of first memories (5, 7) and second memories (4, 6), and is made accessible in parallel by third buses (XAB, XDB) and second buses (YAB, YDB) respectively.例文帳に追加

内蔵メモリは第１のメモリ（５，７）と第２のメモリ（４，６）に２面化され、第３のバス（ＸＡＢ，ＸＤＢ）と第２のバス（ＹＡＢ，ＹＤＢ）によって夫々並列的にアクセス可能にされている。 - 特許庁

Therefore, so to speak the disturb-test which is performed by using a magnetic field generated by the first and the second data write current can be executed in parallel to a memory cell column.例文帳に追加

したがって、第１および第２のデータ書込電流により生じる磁界を用いて行なういわゆるディスターブ試験をメモリセル列に対して並列に実行することができる。 - 特許庁

To provide an image processing apparatus provided with a dynamic gamma correction section activated accurately at a high speed by obtaining luminance distribution information in parallel with the writing of main exposure image data to a frame memory.例文帳に追加

本露光画像データをフレームメモリに書き込むのと並行して輝度分布情報を求めて、正確且つ高速に動作する動的ガンマ補正部を備えた画像処理装置を提供する。 - 特許庁

An address register 3 extracts address information from the input data signal 8 by an address active signal 10 and a clock signal 7, and converts it to parallel data and supplies it to a memory array 5.例文帳に追加

アドレスレジスタ３はアドレスアクティブ信号１０とクロック信号７とにより，入力データ信号８からアドレス情報を抽出し，パラレルデータに変換してメモリアレイ５に供給する。 - 特許庁

To reduce labor or time required for preparing a parallel translation pair between different languages even when new translation origin language is added to a translation memory system as a processing object.例文帳に追加

翻訳メモリシステムに処理対象として新たな翻訳元言語が追加された場合であっても、それぞれの異種言語間の対訳ペアを作成するのに要する手間や時間を軽減する。 - 特許庁

The access speed can be accelerated by performing in parallel data transfer of the nonvolatile memory section and the buffer section in the interleave operation and data transfer of the buffer section and the outside.例文帳に追加

前記インタリーブ動作における不揮発性メモリ部とバッファ部のデータ転送と、バッファ部と外部とのデータ転送が並列化されることによりアクセス速度の高速化を実現することができる。 - 特許庁

To provide a parallel mounted inspection board for semiconductor memory element and inspection method capable of improving the reliability of a mounting inspection process for inspecting a semiconductor element in an actually operating environment.例文帳に追加

半導体素子を実際動作環境で検査する実装検査工程の信頼性が向上する半導体メモリ素子用の並列実装検査基板および検査方法を提供する。 - 特許庁

To provide a decentralized memory type parallel computers and its data transfer end confirming method which make fast the operation up to the confirmation of the completion of data transfer between nodes.例文帳に追加

複数のノード間でのデータ転送完了を確認をするまでの動作を高速化する分散メモリ型並列計算機及びそのデータ転送終了確認方法を提供する。 - 特許庁

This structure is provided with a plurality of arrangements (arrangement A, B) of memory cells, a bus for input signals to be tested (line for analog signal) connected in parallel to each of the plurality of fetch cells.例文帳に追加

メモリ・セルの複数の配列（配列Ａ、Ｂ）と；複数の取り込みセル１０の各々に並列接続された被試験入力信号用バス（アナログ信号用ライン）とを具えている。 - 特許庁

Then, data transfer of present image data and reference image data from an external memory 42 for storing image data and processing of motion search including a sum of absolute differences (SAD) operation are performed in parallel.例文帳に追加

そして、現画像データと参照画像データの画像データ保存用外部メモリ４２からのデータ転送と差分絶対値和（SAD）演算を含む動き探索の処理を並列に実行している。 - 特許庁

When the movable lid 22 is turned to the position parallel to the design surface 14, the semi-conductor memory card 26 is mounted on the on-vehicle semi-conductor audio instrument 10.例文帳に追加

そして、可動蓋２２が、意匠面１４に対して平行になる位置まで回動されることで、半導体メモリカード２６が車載用半導体オーディオ１０に搭載された状態となる。 - 特許庁

To shorten a test time by parallel processing of a plurality of chips when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND type flash-memory.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

A voltage (Vref) of expectation is given parallel to a plurality of semiconductor integrated circuits from an evaluating device (18) outside of the semiconductor integrated circuits each having a CPU (2) and a flash memory (5).例文帳に追加

ＣＰＵ（２）とフラッシュメモリ（５）を有する半導体集積回路の外部の評価装置（１８）から期待値の電圧（Ｖｒｅｆ）を複数の半導体集積回路に並列的に与える。 - 特許庁

A memory array 10 compares each piece of the multiple reference data with the search data in parallel and generates multiple comparison current signals C_1 to C_R representing the result of the comparison.例文帳に追加

メモリアレイ部１０は、複数の参照データの各々と検索データとの比較を並列に実行し、その比較結果を示す複数の比較電流信号Ｃ_１〜Ｃ_Ｒを生成する。 - 特許庁

To perform write operation at high speed in a semiconductor integrated circuit for fetching serial data synchronously with a clock signal and writing these data in a memory cell as parallel data.例文帳に追加

本発明は、クロック信号に同期して直列データを取り込み、並列データとしてメモリセルに書き込む半導体集積回路に関し、書き込み動作を高速に行うことを目的とする。 - 特許庁

To maximize the parallel execution performance of each image processing, by dynamically changing assignment of image memories to be secured from memory resources and performing its control, when complex functional processing is executed.例文帳に追加

複合機能処理実行時に、メモリ資源から確保すべき画像メモリの割り当てを動的に変化させて管理できるため、各画像処理の並列実行性能を最大にすることである。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

To reduce a chip size by reducing the number of memory elements or the number of output signal lines after A/D conversion in a CMOS image sensor on which parallel A/D converters are mounted.例文帳に追加

列並列型のＡＤ変換器が搭載されたＣＭＯＳイメージセンサにおけるＡＤ変換された後のメモリー素子数や出力信号線の数を減少させてチップサイズを小さくする。 - 特許庁

An in-executing memory image on a main storage device is divided in OS, AP or AP group units and is stored in an auxiliary storage device, and the respective divided in-executing memory images are transferred onto the main storage device in parallel in time of the starting.例文帳に追加

主記憶装置上の実行時メモリイメージを、ＯＳや各ＡＰ、あるいはＡＰ群単位に分割して補助記憶装置に格納しておき、起動する際には、分割された各実行時メモリイメージを並行して主記憶装置上に転送するよう構成する。 - 特許庁

In the first block B1 of the ferrorlectric random access memory, a first switch transistor TC1 and a plurality of first memory cells MC1 to MC4 having ferroelectric capacitors and cell transistors connected in parallel are serially connected between first and second ends.例文帳に追加

強誘電体ランダムアクセスメモリの第１ブロックＢ１において、第１スイッチトランジスタＴＣ１と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第１メモリセルＭＣ１−ＭＣ４と、が第１、第２端の間に直列接続される。 - 特許庁

This switching enables capacity limitation of a reception size to be eliminated by switching a storage destination to a volatile memory, when exceeding the allowable reception capacitance, although printing is enabled in parallel with PDL data since normally the nonvolatile memory is used.例文帳に追加

この切替えにより、通常は不揮発性メモリを利用するため、ＰＤＬデータとの並列印刷が可能でありながら、受信許容量を超えた場合は揮発性メモリへ格納先を切替えることで受信サイズの容量制限を無くすことが可能となる。 - 特許庁

Bypass transistors B11, connected in parallel to a memory transistor in each memory cell, common line BPL, etc., for common connection with the plurality of gate electrodes, a common line control means 22 which controls a bypass transistor with a voltage applied to the common line, are provided.例文帳に追加

また、各メモリセル内でメモリトランジスタと並列接続されたバイパストランジスタＢ１１，…と、その複数のゲート電極を共通接続する共通線ＢＰＬ１，…と、共通線に印加する電圧によりバイパストランジスタを制御する共通線制御手段２２とを有する。 - 特許庁

A self-aligning method is provided for forming a semiconductor memory array of floating gate memory cells in a semiconductor substrate having a plurality of spaced apart insulating regions and active regions on the substrate substantially parallel to one another in the column direction, and an apparatus is formed thereby.例文帳に追加

縦方向に互いに概ね平行している基板上に離間した複数の絶縁領域及び活性領域を有する半導体基板にフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより形成される装置。 - 特許庁

The electronic still camera which records image information picked up by an imaging unit 2 on a removable memory card MC is characterized in that a camera body 1 is provided with a card storage part 3 which stores the memory card neither in parallel to the optical axis OX of a photographic lens 4 nor vertically.例文帳に追加

撮像ユニット２により撮像された画像情報を挿抜可能なメモリカードＭＣに記録する電子スチルカメラにおいて、メモリカードＭＣを撮影レンズ４の光軸ＯＸと非平行かつ非垂直な状態で収容するカード収容部３をカメラボディ１に設ける。 - 特許庁

To extend the time until the automatic recovery of a memory is activated with respect to a thread scheduling method in a system for executing a thread, which is a unit of parallel processing in a process, plurally and in parallel, to increase the amount of data collected by automatic collection and reduce the amount of memory required for the system, and also to speed up execution time.例文帳に追加

本発明はプロセス内の並列処理の単位であるスレッドを複数並列に実行するシステムにおけるスレッドスケジューリング方式に関し，メモリの自動回収が起動するまでの時間を延ばすと共に自動回収により回収されるデータ量を増大させて，システムの必要メモリ量を少なくすると共に，実行時間を高速化することができることを目的とする。 - 特許庁

A cross-point RRAM memory array includes a word line array having an array of parallel word lines and a bit line array having an array of parallel bit lines perpendicular to the word lines, wherein a cross-point is formed between the word lines and the bit lines.例文帳に追加

クロスポイント型ＲＲＡＭメモリアレイは、複数のワード線を平行に配列してなるワード線配列と、前記複数のワード線に対して直交する複数のビット線を平行に配列してなるビット線配列を備え、前記ワード線と前記ビット線との間にはクロスポイントが形成されている。 - 特許庁

Further, pixel strings which are located on a line parallel to the y-axis and from which a luminance file is to be prepared are outputted by the number of the gradations of the luminance of the original image from the memory 1 storing digital original images via the output gate 1d and they are arranged in parallel with the y-axis to generate an intermediate image.例文帳に追加

また、デジタル原画像を記憶するメモリ１から出力ゲート１ｄを介して輝度プロファイルを作成したいｙ軸と平行なライン上にある画素列を原画像の輝度の諧調数分だけ出力し、それらをｙ軸と平行に並べて中間画像を生成する。 - 特許庁

Upon receiving a register instruction for confirming the state of a memory card 2 through an S/P(serial/parallel) & P/S(parallel/serial) sequencer 31, a command generator 35 sets the state of an erroneous deletion preventing switch 23 in a register, and transmits this register content through the S/P & P/S sequencer 31 to a host computer.例文帳に追加

コマンド・ジェネレータ３５は、Ｓ／Ｐ＆Ｐ／Ｓシーケンサ３１を介して、メモリカード２の状態を確認するためのレジスタ命令を受信すると、誤消去防止スイッチ２３の状態をレジスタにセットして、このレジスタ内容をＳ／Ｐ＆Ｐ／Ｓシーケンサ３１を介してホストコンピュータ１に送信する。 - 特許庁

To prevent the deterioration of actual performance due to the generation of a request for invalidating cache by preventing the false sharing, wherein different processors update the values of arrayed elements included in the same cache line at the time of the conventional loop scheduling for parallel executing compilers for a shared memory type parallel computer.例文帳に追加

共有メモリ型並列計算機向けの並列化コンパイラにおける従来のループスケジューリングでは、異なるプロセッサが同一のキャッシュラインに含まれる配列要素の値を更新するフォールスシェアリングが起こり、キャッシュの無効化要求が発生して実行性能が低下する。 - 特許庁

Pixel strings which are located on a line parallel to an x-axis and from which a luminance file is to be prepared are outputted by the portion of the number of the gradations of the luminance of the original image from a memory 1 storing digital original images via an output gate 1d and they are arranged in parallel with the x-axis to generate an intermediate image.例文帳に追加

デジタル原画像を記憶するメモリ１から出力ゲート１ｄを介して輝度プロファイルを作成したいｘ軸と平行なライン上にある画素列を原画像の輝度の諧調数分だけ出力し、それらをｘ軸と平行に並べて中間画像を生成する。 - 特許庁

In the execution of the command, the command is read from the processing content memory 6 according to the scheduling information, and a scheduling is performed to execute the command, whereby the command stored in the processing content memory 6 is minimized, so that the command can be scheduled to perform a parallel processing without increasing the memory capacity.例文帳に追加

そして、命令を実行する際には、スケジューリング情報に従って、上記処理内容メモリ６から命令を読み出しスケジューリングを施して命令を実行することにより、処理内容メモリ６に記憶する命令を最小にし、メモリ容量を増大させることなく、命令をスケジューリングして並列処理することができるようにする。 - 特許庁

The non-volatile storage memory 100 comprises a memory cell including n (n is even number equal to or larger than 4) control gates 114 to 117 allocated in parallel between the first and second impurity diffusing domains 160a and 160b, provided in separation from a silicon substrate 102 and memory domains 106a to 106d respectively forming pairs with these control gates.例文帳に追加

不揮発性記憶素子１００は、シリコン基板１０２に離間して設けられた第１および第２の不純物拡散領域１６０ａおよび１６０ｂの間に並行配置されたｎ個（ｎは４以上の偶数）のコントロールゲート１１４〜１１７、およびそれらのコントロールゲートとそれぞれ対を成すメモリ領域１０６ａ〜１０６ｄを含むメモリセルを含む。 - 特許庁

A CPU 10 processes images of an area containing a lead line 30a out of the images stored in the image memory 8 to detect the position of each lead terminal, and a CPU 17 processes, in parallel with CPU 10 image processing, images of a lead line 30b in the image memory 19 located in an area different from the image memory 8 to detect the lead terminals.例文帳に追加

ＣＰＵ１０は、画像メモリ８に格納された画像のうちリード列３０ａを含む領域の画像を処理して各リード端子の位置を検出し、ＣＰＵ１７は、ＣＰＵ１０の画像処理と並列して、画像メモリ８とは異なる領域にある画像メモリ１９のリード列３０ｂの画像を処理してそのリード端子の検出を行う。 - 特許庁

When a bus use request is issued from a DSP 13 before an access to a memory 11 corresponding to a bus use request from a CPU 12 is completed, an arbiter 15 activates the memory 11 corresponding to the bus use request from the DSP 13 in parallel with the access to the memory 11 corresponding to the bus use request from the CPU 12.例文帳に追加

アービタ１５は、ＣＰＵ１２からのバス使用要求に対応するメモリ１１へのアクセスが完了する前にＤＳＰ１３からバス使用要求がある場合、ＣＰＵ１２からのバス使用要求に対応するメモリ１１へのアクセスと並行してＤＳＰ１３からのバス使用要求に対応したメモリ１１の活性化を行なう。 - 特許庁

When received soft decision data corresponding to a final bit of a coded data stream subjected to convolution coding by adding a specific signal to an end of a transmission signal are received and contents of a path memory (14) are updated, and a shift register (38) captures contents latched by a memory group corresponding to the specific signal stored in the path memory in parallel and sequentially and serially outputs the contents.例文帳に追加

伝送信号の末尾に特定信号を付加して畳み込み符号化された符号化データ列の、最後のビットに対応する受信軟判定データが入力されパスメモリ（１４）の更新がなされた時点で、パスメモリの特定信号に対応するメモリ群のラッチ内容をシフトレジスタ（３８）に並列に取り込み、順次直列に出力することとした。 - 特許庁

An information processor is provided with a communication device 4 for performing parallel data communication with a host computer H, a volatile memory 7 installed for storing communication data, and a controller 3 for controlling communication processing of the communication device 4 and information processing for communication data to be stored in the volatility memory 7.例文帳に追加

ホストコンピュータＨとの間でパラレルデータ通信を行う通信器４と、通信データの格納用に設けられた揮発性メモリ７と、通信器４の通信処理、および揮発性メモリ７に格納される通信データの情報処理を制御する制御器３とを備える。 - 特許庁

The first memory cells are arranged at the intersection points at which a plurality of first word lines cross a plurality of first bit lines which cross the plurality of first word lines, and the second memory cells are arranged at the intersection points at which second word lines arranged in parallel to the first word lines cross the plurality of the first bit lines.例文帳に追加

第１メモリセルは複数の第１ワード線と、複数の第１ワード線と交差する複数の第１ビット線の交点に配置され、第２メモリセルは第１ワード線と平行して配置される第２ワード線と複数の第１ビット線との交点に配置される。 - 特許庁

The parallel bit test method includes a step in which the test data are stored in the test data storage section, a step in which the test data and the inverted data of the test data are written in the memory cell array and a step in which decision is made to determine whether the data read from the memory cell array are the same as the test data and their inverted data or not.例文帳に追加

並列ビットテスト方法は、テストデータ貯蔵部にテストデータを貯蔵する段階、メモリセルアレイにテストデータやその反転されたデータをライトする段階、メモリセルアレイから読取りしたリードデータが前記テストデータやその反転されたデータと同じであるかを判断する段階を含む。 - 特許庁

To provide a shared memory parallel computer in which a plurality of processors are accessible to an arbitrary memory with equally high performance, there are fewer hardware materials for maintaining consistency of a cache, and an increase in cache capacity by enhancing the processor can easily be dealt with.例文帳に追加

多数のプロセッサが任意のメモリに対して等しく高い性能でアクセス可能であり、キャッシュの整合性を保つためのハードウェア物量が小さく、かつプロセッサのエンハンスによるキャッシュ容量の増加に容易に対応可能な共有メモリ型並列計算機を提供する。 - 特許庁

Further, in the respective nodes #1 to #7, the bus IF part 200 converts optical signal transferred through the serial signal bus 30 of the optical bus 2 from another node to serial data, and further converts the same to parallel data to be output to the CPU 202, the cache memory 204 or the memory 206.例文帳に追加

また、各ノード＃１〜＃７において、バスＩＦ部２００は、他のノードから光バス２のシリアル信号バス３０を介して転送されてきた光学的な信号をシリアル形式のデータに変換し、さらに、パラレル形式のデータに変換して、ＣＰＵ２０２、キャッシュメモリ２０４またはメモリ２０６に対して出力する。 - 特許庁

With the memory card 9 as a target, when a setting operation of a grouped reproduction condition for grouping the data of images and sounds and parallel and synchronously switching and outputting images and sounds is performed, the control part 31 registers the set grouped reproduction condition onto the master memory card 9.例文帳に追加

メモリカード９を対象に、画像と音声のデータをグループ化し、画像と音声を並行かつ同期して切り換え出力するためのグループ化再生条件の設定操作をすると、制御部３１は設定されたグループ化再生条件を親メモリカード９に登録する。 - 特許庁