「parallel memory」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

The dummy output period is provided to secure a period in which interpolation processing is performed, and consequently readout processing for a pixel signal from the solid-state imaging device 10 and write processing to a line buffer memory 312, and horizontal interpolation processing in a horizontal interpolation processing part 314 and vertical interpolation processing in a vertical resolution conversion processing part 320 are performed simultaneously in parallel.例文帳に追加

ダミー出力期間を設けることで、補間処理を行なう期間を確保し、これにより、固体撮像素子１０からの画素信号の読出処理やラインバッファメモリ３１２への書込処理と水平補間処理部３１４における水平補間処理や垂直解像度変換処理部３２０における垂直補間処理とを同時並行的に実施する。 - 特許庁

Word selection at multi-hit can be decided by WRR (Weighted Round Robin) by outputting hit information at retrieving in an associative memory in parallel for each word, combining the hit information and control flags controlled by WRR for each word.例文帳に追加

連想メモリにおける検索時のヒット情報を各ワード毎に並列出力し、そのヒット情報と各ワード毎に重み付き回転優先制御によってコントロールされる制御フラグを組み合わせて複数選択分離を行うことにより、マルチヒット時のワード選択をＷＲＲ（Ｗｅｉｇｈｔｅｄ Ｒｏｕｎｄ Ｒｏｂｉｎ：重み付き回転優先制御）で決定できるようにする。 - 特許庁

Related to a TC parallel unit series connection type ferroelectric memory, a first contact 15 between one side source/drain diffusion layers 5 and 6 and a lower part electrode 9, and a second contact 17 between an upper part electrode 11 and the other side of source/drain diffusion layers 5 and 6, are formed from a first oxidation resistant conductive film 13 and a second oxidation resistant conductive film 16, respectively.例文帳に追加

ＴＣ並列ユニット直列接続型強誘電体メモリにおいてソース・ドレイン拡散層５、６の一方側と下部電極９との第１コンタクト部１５と上部電極１１とソース・ドレイン拡散層５、６の他方側との第２コンタクト部１７をそれぞれ第１耐酸化性導電膜１３、第２耐酸化性導電膜１６で形成する。 - 特許庁

A control device 1 reads all the configuration data in a plurality of data formats corresponding to FPGA 2, 3, 4 and 5 in parallel at once from a non-volatile memory 6, and serial converts the read configuration data in the various data formats, and transmits the configuration data to the FPGA 2, 3, 4 and 5 corresponding to the respective data formats for carrying out configuration.例文帳に追加

制御デバイス１は、ＦＰＧＡ２、３、４、５に対応した複数データ形式のコンフィグレーションデータを全て、不揮発性メモリ６から１度に並行して読み取り、読み取った複数種類のデータ形式のコンフィグレーションデータを、シリアル変換した後、各データ形式に対応したＦＰＧＡ２、３、４、５にそれぞれ送信してコンフィグレーションを行う。 - 特許庁

Since a shape-memory alloy SMA is arranged non-parallel with respect to the moving direction of a body D to be driven and to a plane that contains a swinging axial line of a first contact point C1 and a pivot P, a size of the body D to be driven in the moving direction can be kept small, for example, for a first comparison example.例文帳に追加

形状記憶合金ＳＭＡが、被駆動体Ｄの移動方向に対して非平行であり、且つ第１の当接点Ｃ１と支軸Ｐの揺動軸線とを含む平面に対して非平行であるように配置されているので、例えば比較例１に対しては、被駆動体Ｄの移動方向における寸法を小さく抑えることができる。 - 特許庁

According to the memory cell layout, by arranging a pair of bit lines in a direction parallel to the well boundary surface, that is, in a minor axis direction, the lengths of the bit lines are shortened, and further, by arranging a conductive line having a fixed potential between the bit line and the complementary bit line, interference phenomenon caused between the pair of the bit lines can be prevented.例文帳に追加

本発明のメモリセルレイアウトによれば、ビットライン対をウェル境界面と平行した方向、すなわち短軸方向に配置することによってビットラインの長さが縮められ、併せてビットライン及び相補ビットライン間に固定された電位を有する導電ラインを配置することによってビットライン対間で発生する干渉現象が防止できる。 - 特許庁

The signal processor 1 includes: a data register 12 for storing data to be calculated; a plurality of calculators 11-1 to 11-m for calculating data stored in the data register 12 in parallel; and a controller 13 for controlling the calculation by the plurality of computing elements 11-1 to 11-m in response to a program stored in an instruction memory 14.例文帳に追加

信号処理装置１は、演算対象のデータを記憶するデータレジスタ１２と、データレジスタ１２に記憶されたデータを並列に演算可能な複数の演算器１１−１〜１１−ｍと、命令メモリ１４に記憶されたプログラムに応じて複数の演算器１１−１〜１１−ｍによる演算を制御するコントローラ１３とを含む。 - 特許庁

A computation node of this decentralized memory type parallel computer has a request reception part 131 (231), a data reception part 132 (232), a confliction arbitration part 133 (233), an address conversion part 134 (234), a request/data sending-out part 135 (235), an EOT decision part 136 (236), and a selector 137 (237).例文帳に追加

本発明の実施形態である分散メモリ型並列計算機における計算ノードは、リクエスト受付部１３１（２３１）と、データ受付部１３２（２３２）と、競合調停部１３３（２３３）と、アドレス変換部１３４（２３４）と、リクエスト／データ送出部１３５（２３５）と、ＥＯＴ判定部１３６（２３６）と、セレクタ１３７（２３７）と、を有して構成される。 - 特許庁

The interlayer insulating film is provided with trenches 11m and 11n extending in a specified direction in parallel with the major surface while being spaced apart from each other between the memory cell and the circumferential edge 54, and a trench 11p branched from the trenches 11m and 11n to extend in a direction different from the extending direction of the trenches 11m and 11n.例文帳に追加

層間絶縁膜には、メモリセルと周縁５４との間に位置して、主表面に対して平行に延在し、かつ互いに間隔を隔てて所定の方向に延びる溝１１ｍおよび１１ｎと、溝１１ｍおよび１１ｎから枝分かれし、溝１１ｍおよび１１ｎが延びる方向とは異なる方向に延びる溝１１ｐとが形成されている。 - 特許庁

In an embodiment of this invention, the MRAM (100) is equipped with a magnetic memory element (106) with an easy axis (108) and a hard axis (110), a writing conductor (102) arranged along either the easy axis or the hard axis, and a writing conductor (104) arranged to be neither parallel nor perpendicular to either the easy axis or the hard axis.例文帳に追加

本発明の一実施形態による磁気ランダムアクセスメモリ（ＭＲＡＭ）セル(100)は、磁化容易軸(108)と磁化困難軸(110)とを有する磁気記憶素子(106)と、磁化容易軸および磁化困難軸のうちの一方に沿って配置された書込み導体(102)と、磁化容易軸および磁化困難軸の両方に対して平行でもなく垂直でもない角度で配置された書込み導体(104)とを備える。 - 特許庁

Setting information that makes the one first I/O terminal different for each chip is registered in the group of registers, so that each chip memory inputs or outputs data by using a different I/O terminal number for each chip, so that I/O compression tests by the I/O compression circuits can be performed concurrently in parallel in the plurality of chips without a bus fight.例文帳に追加

前記レジスタ群に、前記一つの第１のＩ／Ｏ端子をそれぞれチップ毎に異ならせる設定情報を登録することにより、各チップメモリは、チップ毎に異なるＩ／Ｏ端子の番号を使用してデータを入力または出力することにより、バスファイトすることなく複数のチップにおいて同時並行して前記Ｉ／Ｏ圧縮回路によるＩ／Ｏ圧縮テストを可能とした。 - 特許庁

When a controller 3 of a semiconductor storage device 1 receives a grade designation signal to designate a grade from a setting device 11, the controller executes logical block allocation processing so that flash memory chips CP whose numbers correspond to a grade designated by the received grade designation signal can execute data writing processing and data readout processing in parallel.例文帳に追加

この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁

In this method for transmitting/receiving data through an external package pin between a microprocessor and an external memory module, n bits being the value of data to be simultaneously processed are divided with a fixed value m being the factor of (n) then the data are transmitted/received by m bits per a time over n/m times by using both of parallel and serial systems.例文帳に追加

マイクロプロセッサーと外部メモリモジュール間に外部パッケージピンを通じてデータを送受信する方法において、一時に処理するデータ大きさのｎビットをｎの因数である一定な大きさの値（ｍ）で割り算して一回にｍビットずつｎ／ｍ回にわたって並列方式及び直列方式を共に使用して送受信するマイクロプロセッサーのデータ送受信方法とする。 - 特許庁

To find the magnification, rotation angle and the amount of parallel movement of a part corresponding to a reference image promptly and with high accuracy while reducing the memory capacity when the reference image is collated with an inputted image in a part of which an image formed by rotating and/or magnifying and reducing the image corresponding to the reference image is included.例文帳に追加

参照画像と、該参照画像に対応する画像を回転及び又は拡大縮小した画像をその一部に含む入力画像とを照合する場合に、参照画像に対応する部分の拡大率、回転角及び平行移動量を、メモリ容量を低減しつつ、迅速かつ精度良く求めることができる画像照合方法、装置及び記録媒体を提供すること。 - 特許庁

The figure drawing device comprises a vertex shader 300 to perform processing of vertex data, a viewport clipping circuit 301, a setup circuit 302, a rasterizer 303, a texture memory 305 to store texture data, a frame buffer 306 to store pixel data, and a multithread shader 304 to generate pixel threads of a pixel unit by accessing the pixel data and the texture data, to perform parallel processing.例文帳に追加

図形描画装置は、頂点データを処理する頂点シェーダ３００と、ビューポートクリッピング回路３０１と、セットアップ回路３０２と、ラスタライザ３０３と、テクスチャデータを保存するテクスチャメモリ３０５と、ピクセルデータを保存するフレームバッファ３０６と、ピクセルデータとテクスチャデータにアクセスしてピクセル単位のピクセルスレッドを生成して並列処理するマルチスレッドシェーダ３０４とを備えている。 - 特許庁

A head positioning mechanism part having a suspension arm rocked by a main actuator interposed in the radial direction of a disk memory medium is newly provided with a finely positioning mechanism where at least, two beam parts 43 are plate-like matter consisting of piezoelectric elements 41 and the plate-like matters constitute two walls in parallel in the longitudinal direction of the suspension arm 5 provided with a head part.例文帳に追加

ディスク状記憶媒体の半径方向に主となるアクチュエータにて揺動するサスペンションアームを介したヘッド位置決め機構部において、少なくとも２つ梁部４３が圧電素子４１から構成される板状体であり、ヘッド部を備えたサスペンションアーム５の長手方向に、前記板状体が平行に双璧を構成する微小位置決め機構を新たに備える。 - 特許庁

In this picture processor, one part of data read from a DRAM 4 being an outside memory connected with a shared bus 2 connecting plural processors 1A and 1B in parallel is segmented by a funnel shifter 31 being a first segmenting circuit, and the segmented data are segmented by a second segmenting circuit, and written through local buses 6A and 6B in the processor in local memories 7A and 7B.例文帳に追加

この発明は、複数のプロセッサ１Ａ、１Ｂを並列接続する共有バス２に接続された外部メモリのＤＲＡＭ４から読み出したデータの一部を第１の切り出し回路となるファネルシフタ３１により切り出し、切り出したデータを第２の切り出し回路により切り出し、前記プロセッサ内のローカルバス６Ａ、６Ｂを介してローカルメモリ７Ａ，７Ｂに書き込むように構成される。 - 特許庁

This analytical device 30 includes a multithreading library ML for multithreading a predetermined process described in the test program TP prepared by a user, and when the data stored in a data memory 21 are processed, the threads are generated in accordance with the number of CPUs 23a, 23b using the multithreading library ML, and the processing of these threads is performed in parallel by the CPUs 23a, 23b, respectively.例文帳に追加

この解析装置３０は、ユーザによって作成されたテストプログラムＴＰに記述された所定の処理をマルチスレッド化するマルチスレッド化ライブラリＭＬを備えており、データメモリ２１に記憶されたデータを処理する場合に、マルチスレッド化ライブラリＭＬを用いてＣＰＵ２３ａ，２３ｂの数に応じたスレッドを生成し、これらのスレッドの処理をＣＰＵ２３ａ，２３ｂでそれぞれ並行して実行する。 - 特許庁

Two or more encoders which operate in parallel to achieve a desired data speed respond to a signal asserted when encoding and outputting the encoded data which correspond to a specified part of input data are completed, and respective outputs are combined by arrangement in which operation is performed autonomously for transfer of the data to a memory access means directly from the respective encoders in order.例文帳に追加

所望のデータ速度を達成するために並列に動作する複数のエンコーダが、エンコーディングおよび入力データの所定の部分に対応するエンコードされたデータの出力の完了時にアサートされる信号に応答して、それぞれのエンコーダから順番に直接メモリ・アクセス手段へのデータの転送のために自律的に動作する配置によってそれぞれの出力を組み合わされる。 - 特許庁

This semiconductor memory has a bus section and a latch section, the bus section and the latch section are coupled to a corresponding block sense amplifier in the block sense amplifier array to reduce the required number of main data line, plural cell data provided respectively from the block sense amplifier are received in parallel, and they are transmitted in series to a corresponding one main data line in time division manner.例文帳に追加

この半導体メモリ装置は、パス及びラッチ部を有し、該パス及びラッチ部は、前記メインデータラインの必要個数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列に受信し、対応する一つのメインデータラインに時分割的に直列伝送する。 - 特許庁

The CC function takes advantage of the intrinsic delays associated with memory read operations at high clock frequencies, and the increased write latency commensurate with increased read latencies where non-zero latencies for and write operations are the norm by permitting address and command ECC structures to operate in parallel with the address and command re-drive circuits.例文帳に追加

ＣＣ機能は、アドレスおよびコマンドＥＣＣ構造がアドレスおよびコマンド再駆動回路と並列に動作できるようにすることによって、読取りおよび書込みオペレーションの非ゼロの待ち時間が標準である、高クロック周波数でのメモリ読取りオペレーションに関連付けられた固有の遅延、ならびに増加する読取り待ち時間に対応した書込み待ち時間の増加を利用する。 - 特許庁

The nonvolatile semiconductor memory cell has a plurality of floating gate type transistor T2, T3 which are controlled by a common control gate CG and connected in parallel, wherein the floating gate type transistors T2, T3 and a selecting transistor T1 are linearly arranged on a semiconductor substrate and the drains of the floating gate type transistors T2, T3 are each connected by a metal wiring 22.例文帳に追加

共通のコントロールゲートＣＧで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタＴ２、Ｔ３を有し、複数のフローティングゲート型トランジスタＴ２、Ｔ３と選択トランジスタＴ１とが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ２、Ｔ３の各ドレインが直線状のメタル配線２２で接続される。 - 特許庁

The magnetic memory includes a magnetoresistive effect element 1 having a magnetic layer 11 variable in magnetization, a magnetic layer 13 fixed in magnetization, an intermediate layer 12, and a magnetic layer 15 variable in magnetization in a direction parallel with a film surface, and a magnetic layer 16 disposed on a side surface of the magnetoresistive effect element 1 via an insulating film to converge magnetic fields generated from an end part of the magnetic layer 15.例文帳に追加

本発明の例に関わる磁気メモリは、磁化が可変な磁性層１１と、磁化が固定された磁性層１３と、中間層１２と、膜面に対して平行方向の磁化が可変な磁性層１５とを有する磁気抵抗効果素子１と、絶縁膜を介して磁気抵抗効果素子１の側面上に設けられ、磁性層１５の端部から発生する磁場を収束する磁性層１６と、を有する。 - 特許庁

In the intervertebral disk prosthesis provided with a cranial disk, a caudal disk practically parallel to and axially apart from the cranial disk and an elastic means inserted between these disks for supporting these disks to each other elastically upon compression, the elastic means (16 and 18) are made of shape memory alloy having supprelasticity at body temperature.例文帳に追加

頭側の円板と、この頭側の円板に対して実質的に平行に軸方向で間隔をおいている尾側の円板と、これらの円板の間に挿入され、これらの円板を圧縮弾性的に相互に支持する弾性手段とを備える椎間円板プロテーゼにおいて、前記弾性手段（１６，１８）が、体温のときに超弾性特性を有する形状記憶合金でできていることを特徴とする。 - 特許庁

In a TC parallel unit serially connected type ferroelectric memory, a dummy upper electrode 25 which is not connected to another element is disposed in a capacitor of a terminal end of the block in which a block selecting transistor 6 or a plate line is disposed, so that an upper electrode 20 in the capacitor used for the cell is not disposed at an outermost periphery to prevent a deterioration of the ferroelectric capacitor characteristics.例文帳に追加

ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ブロック選択トランジスタ６、又は、プレート線が配置されるメモリセルブロックの終端のキャパシタ内に、他の素子に接続されないダミー上部電極２５を配置し、メモリセルに使用しているキャパシタ内の上部電極２０が最外周にこない様にして、ブロック終端部における、強誘電体キャパシタ特性の劣化を防止する。 - 特許庁

An add-drop switch is constituted to switch continuity of light propagating in a plurality of optical fibers arranged in parallel using shape memory alloy with which metal mirrors are formed on two inclinations having a rectangular cross section, having an approximate angle of 45 degrees in relation to the center line of the longitudinal cross section, each having a rectangular shape formed at positions 180-degree symmetrical in relation to the center line.例文帳に追加

その横断面が長方形で、かつその一端面に、縦断面の中心線に対して略４５度の角度を有し、該中心線に対して１８０度対称の位置に形成された各々が長方形状の２つの傾斜面に金属ミラーを形成した形状記憶合金を用いて、複数本並列に並べられた光ファイバ内を伝搬する光の導通の切り替えを一度に行なうアドドロップスイッチを構成する。 - 特許庁

The charge trap insulator memory comprises a lower word line, a P type float channel for retaining a floating state formed above the lower word line, a charge trap insulator formed above the P type float channel and storing data, an upper word line formed above a charge trap insulator in parallel with the lower word line, and an N type drain region and an N type source region formed on both sides of the float channel.例文帳に追加

下部ワードラインと、下部ワードラインの上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、Ｐ型フロートチャンネルの上部に形成されデータが格納されるチャージトラップインシュレータと、チャージトラップインシュレータゲートの上部に下部ワードラインと平行に形成された上部ワードラインと、フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含むことを特徴とする。 - 特許庁

In the optioal waveform generator configured to read prescribed waveform data sets which are respectively assigned to a plurality of trigger signals input from the outside, from a memory on the basis of the trigger signals, and to output them two FIFO-type cache memories are connected in parallel on an output system of the waveform data sets, and these cache memories are characterized in that their reading and writing operations are carried out complementary.例文帳に追加

外部から入力される複数のトリガ信号に基づき、それぞれのトリガ信号に割り当てられた所定の波形データをメモリから読み出して出力するように構成された任意波形発生器において、前記波形データの出力系統に２個のＦＩＦＯ形式のキャッシュメモリが並列接続され、これらキャッシュメモリは相補的に読み出しと書き込みを行うことを特徴とするもの。 - 特許庁

In a memory distribution type parallel computer for executing plural processes by plural processors connected through a communication network, each processor for executing at least one process out of plural processes has a scheduler for scheduling the data transfer of substitute data to respective processes and a data transfer means for executing data transfer through the communication network in accordance with the schedule.例文帳に追加

通信ネットワークにより接続された複数の処理装置により複数のプロセスを実行する分散メモリ型並列計算機においては、複数のプロセスのうちの少なくとも１のプロセスを実行する各処理装置が、複数のプロセスに対し重複割付けされた変数に当該プロセスがデータを代入する場合に、代入されるデータの各プロセスへのデータ転送をスケジューリングするスケジューラと、スケジューラに従って、通信ネットワークを介するデータ転送を行うデータ転送手段とを有する。 - 特許庁

In this case, the circuit is provided with an arithmetic part 56 for logically operating the parallel data read of each memory cell 16a, 16b on the rest mode.例文帳に追加

外部から供給される直列データを並列データに変換する入力変換部４２と、並列データの各データをそれぞれ書き込む複数のメモリセル領域１６ａ、１６ｂと、各メモリセル領域１６ａ、１６ｂから読み出されるデータにより生成される並列データを直列データに変換する出力変換部４４とを備えた半導体集積回路において、試験モード時に、各メモリセル領域１６ａ、１６ｂから読み出される並列データを論理演算する演算部５６を備えたことを特徴とする。 - 特許庁

Between a first source line connected with the sources of first conductivity type MOSFETs constituting first and second CMOS inverter circuits constituting the static type memory cells and a first power line corresponding to it, a switch MOSFET which is turned off in a first operation mode and turned on in a second operation mode different from the first operation mode and diode-type first and second conductivity type MOSFETs are provided in parallel.例文帳に追加

上記メモリセルアレイは、複数のスタティック型メモリセルを構成する第１及び第２ＣＭＯＳインバータ回路を構成する第１導電型ＭＯＳＦＥＴのソースが接続された第１ソース線とそれに対応した第１電源線との間に、第１動作モードのときにはオフ状態にされ、上記第１動作モードとは異なる第２動作モードのときにはオン状態にされるスイッチＭＯＳＦＥＴと、ダイオード形態にされた第１導電型と第２導電型のＭＯＳＦＥＴを並列形態に設ける。 - 特許庁