「parallel memory」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

It further comprises an image memory access controller 121, a memory module 122 at the controller side, a facsimile control unit 124, a system controller 131 connected to the image memory access controller 121, a RAM 132, a ROM 133 and an operation panel 134 through a parallel bus 120.例文帳に追加

さらに、パラレルバス１２０を介して、画像メモリー・アクセス制御部１２１、コントローラー側メモリー・モジュール１２２、ファクシミリ制御ユニット１２４、画像メモリー・アクセス制御部１２１に接続されるシステム・コントローラー１３１、ＲＡＭ１３２、ＲＯＭ１３３、操作パネル１３４を備える。 - 特許庁

The associative memory is provided with a superior function, especially, retrieving the minimum distance at high speed and in parallel, and is small area associative memory formed by CMOS technology, the number of transistors of a retrieval circuit is only proportional to the number of rows of the associative memory linearly.例文帳に追加

本発明の連想メモリは特に最小距離を高速・並列に検索する優れた機能を備え、ＣＭＯＳ技術により形成された小面積連想メモリであって、検索回路のトランジスタ数は、連想メモリの行数に線形に比例するのみである。 - 特許庁

When a memory module is configured each memory chip is arranged, so that the data I/O pins D0 to D3 are placed so that they are nearest the center line of a module substrate which is parallel to a group of connect pins, thus substantially equalizing the wiring length of each memory chip to that of the connection pin.例文帳に追加

メモリモジュールを構成する場合、各メモリチップを、データ入出力ピンＤ０〜Ｄ３がコネクトピン群と平行なモジュール基板の中心線に最も近くなるように配置する、これにより、各メモリチップとコネクトピンとの配線長が実質的に等しくなる。 - 特許庁

Before data writing for one memory block in the plurality of memory blocks is completed, the control circuit starts the data writing for a memory block different from the one block and, thereby, includes a control logic 400 which permits parallel processing of the writing operation.例文帳に追加

上記制御回路は、上記複数のメモリブロックにおける一つのメモリブロックに対するデータ書込みが完了する前にそれとは別のメモリブロックに対するデータ書込みを開始することによって、書込み動作の並列処理を可能とする制御ロジック（４００）を含む。 - 特許庁

The circuit is provided with a serial/parallel converting circuit 19 which is used to convert serial data inputted with clock signals into parallel data, a memory 21 which stores the parallel data converted by the circuit 19 and a writing pulse generating circuit 30 which generates writing pulses, that are used to set a writing time in the memory, by counting the clock signals.例文帳に追加

この半導体集積回路は、クロック信号と共に入力されるシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路１９と、シリアル／パラレル変換回路によって変換されたパラレルデータを記憶するメモリ２１と、クロック信号をカウントすることにより、メモリにおける書込み時間を設定するために用いられる書込みパルスを発生する書込みパルス発生回路３０とを具備する。 - 特許庁

Data are stored in a memory so that each line of a reference image memory can be folded so that the reading data width can be reduced, and that multiple reference data necessary for a parallel matching operation can be simultaneously read.例文帳に追加

参照画像メモリの各行を折り畳む形でデータをメモリ内に格納することにより、読み出しデータ幅を稼ぎ、並列マッチング演算に必要な複数の参照データを同時に読み出すことを可能にする。 - 特許庁

To improve utilization efficiency of a storing apparatus such as a cache memory or the like much more than a constitution in which a plurality of image processing apparatuses operating in parallel respectively individually have the storing apparatus such as the cache memory or the like for a common element.例文帳に追加

並列動作する複数の画像処理装置が共通要素のためのキャッシュメモリ等の記憶装置をそれぞれ個別に持つ構成よりも、キャッシュメモリ等の記憶装置の利用効率を向上させる。 - 特許庁

These parallel computers are constituted of a quadrature shift register 6 and a memory 3, data is transferred to the quadrature shift register 6 with P bit width by an M step, the data is transferred (inputted/outputted) to the memory 3 with M bit width by a P step.例文帳に追加

直交シフトレジスタ６と、メモリ３とからなり、直交シフトレジスタ６にデータがＰビット幅でＭステップにより転送され、メモリ３にそのデータがＭビット幅でＰステップにより転送（入出力）される。 - 特許庁

In retrieval operation, the storage unit of the first memory cell and that of the second memory cell are selected in parallel, and a current corresponding to stored data is supplied onto a local match line ML1-ML2^k arranged accordingly.例文帳に追加

検索動作時、第１のメモリセルの記憶単位および第２のメモリセルの記憶単位を並行に選択して記憶データに応じた電流を、対応して配置されるローカルマッチ線ＭＬ１−ＭＬ２＾ｋ上に供給する。 - 特許庁

To eliminate possibility that the cash hit ratio of a task is lowered owing to processing of another task in a computer system having a microprocessor which performs parallel processing of a plurality of tasks, a cache memory and a main memory.例文帳に追加

複数のタスクを並行処理するマイクロプロセッサ、キャッシュメモリ及びメインメモリを備えたコンピュータシステムにおいて、あるタスクの処理によって、別のタスクのキャッシュヒット率が低下する可能性をなくすことを目的とする。 - 特許庁

Magnetic memory devices (RMCA and RMCB) mounted along with a logic circuit (20) are arranged in reflectional symmetry about the axis parallel to the hard-to-magnetizing axis (HX) of the magnetoresistive element of the magnetic memory cell.例文帳に追加

ロジック回路（２０）と混載される磁気メモリ装置（ＲＭＣＡ，ＲＭＣＢ）は、この磁気メモリセルの磁気抵抗素子の磁化困難軸（ＨＸ）と平行な軸に関して鏡映対称（ミラー反転）のレイアウトを有するように配置する。 - 特許庁

In parallel to an internal read action Int_Rd_Ope from a nonvolatile memory array Memo_Ary0 to an internal buffer memory Buffer0 in the Memo_DvN, data transfer Data_Tr_Pr_Data between the Memo_Cnt and the Memo_Dv0 can be carried out.例文帳に追加

Ｍｅｍｏ＿ＤｖＮでの不揮発性メモリアレーＭｅｍｏ＿Ａｒｙ０から内部バッフアメモリＢｕｆｆｅｒ０への内部読み出し動作Ｉｎｔ＿Ｒｄ＿Ｏｐｅと並列に、Ｍｅｍｏ＿ＣｎｔとＭｅｍｏ＿Ｄｖ０との間のデータ転送Ｄａｔａ＿Ｔｒ＿Ｐｒ＿Ｄａｔａが可能となる。 - 特許庁

To efficiently plot dot data between a plotting device and an image memory by reading data and writing the modified data in parallel between the image memory and the plotting device with a simple configuration.例文帳に追加

簡単な構成で、画像メモリと描画装置との間のデータ読み出しとモディファイデータの書き込みとを並行処理して、描画装置と画像メモリとの間におけるドットデータの描画処理を効率良く行うことである。 - 特許庁

An image processing apparatus operates a transfer action of an I/O device←→primary storage unit (buffer memory 42) by a direct memory access controller and a transfer operation (parallel action) of the primary storage unit←→secondary storage unit (hard disc drive 48) under optimum conditions.例文帳に追加

ＤＭＡコントローラにより入出力機器⇔１次記憶部（バッファメモリ４２）の転送動作と、１次記憶部⇔２次記憶部（ＨＤＤ４８）の転送動作（並行動作）とをそれぞれの最適条件で動作させる。 - 特許庁

To provide a self-synchronizing FIFO (First In First Out) memory device which can substantially increase a physical memory capacity without increasing the delay time and can process two asynchronous requests of writing and reading in parallel.例文帳に追加

遅延時間を増大させずに実質的に物理的な記憶容量を増やすことができると共に書き込みと読み出しの２つの非同期な要求を並行に処理できる自己同期型ＦＩＦＯメモリ装置を提供する。 - 特許庁

To provide a parallel test apparatus in which a signal for semiconductor memory apparatus can be varied at high speed when a plurality of semiconductor memory apparatuses are tested and a test time can be shortened.例文帳に追加

複数の半導体記憶装置をテストする際に、これら各半導体記憶装置に対する前記信号を高速に変化させることが可能で、テスト時間を短縮することが可能な並列試験装置を提供する。 - 特許庁

To provide a figure drawing device using a multithread type pixel shader, capable of concealing latency of memory access by performing memory access and original operation processing of the pixel shader in parallel.例文帳に追加

メモリアクセスとピクセルシェーダ本来の演算処理を並列に実行することにより、メモリアクセスのレイテンシを隠蔽することを可能とする、マルチスレッド型のピクセルシェーダを用いた図形描画装置を提供することを目的とする。 - 特許庁

The ASIC 22 carries out a specified image processing, and monochromatic data on the surface and rear of the original are stored in parallel from the PCI bus 22g to a second memory 12.例文帳に追加

ＡＳＩＣ２２は所定の画像処理を実行し、ＰＣＩバス２２ｇから第２のメモリ１２に原稿の表面と裏面のモノクロデータを並行して格納する。 - 特許庁

Then, a ferroelectric nonvolatile memory array 90 is configured by approximately parallel locating the ferroelectric nonvolatile memories 80.例文帳に追加

そして、本発明の強誘電体不揮発性メモリアレイ９０は、本発明の強誘電体不揮発性メモリ８０がほぼ平行に配置されて構成されている。 - 特許庁

To provide a nonvolatile semiconductor memory device in which an operation time is shortened by performing parallel control of a preparation sequence and a stress sequence of an operation sequence.例文帳に追加

動作シーケンスの準備シーケンスとストレスシーケンスとを並列制御することにより動作時間を短縮する不揮発性半導体記憶装置を提供する。 - 特許庁

A plurality of data generators 70 are disposed in parallel relationship and coupled to the side of an output of the address source to receive at least a portion of the packet memory address signal.例文帳に追加

複数のデータ発生器７０が並列関係で配置され、アドレスソースの出力側に結合されパケットメモリアドレス信号の少なくとも一部を受け取る。 - 特許庁

To provide a TC parallel unit serial connection type ferroelectric memory in which almost constant read-out signal margin can be obtained without depending on a word line position.例文帳に追加

ワード線位置に依らず略一定の読み出し信号マージンが得られるようにしたＴＣ並列ユニット直列接続型強誘電体メモリを提供する。 - 特許庁

To provide a parallel arithmetic device capable of setting a constant value at high speed when setting a constant value common to all entries of a memory mat.例文帳に追加

メモリマットの全エントリに共通の定数値を設定する場合に、高速に定数値の設定が行なえる並列演算装置を提供すること。 - 特許庁

A memory device, at every time when it receives a storage instruction signal from the main processing unit 3, stores the parallel data generated with the main processing unit 3 in a storage area.例文帳に追加

メモリ装置は、主処理装置３から記憶指令信号を受ける度に、主処理装置３が作成したパラレルデータを記憶エリアに記憶する。 - 特許庁

In parallel with processing of the PSC detection unit, a buffer memory unit writes and buffers the radio data for the predetermined time period being used for processing by the PSC detection unit.例文帳に追加

ＰＳＣ検出部の処理に並行し、バッファメモリ部は、ＰＳＣ検出部が処理に用いている所定時間分の無線データを書込み、バッファリングする。 - 特許庁

Thereafter, a multi-task operating system is activated (S4), then a main program and a memory check program P6 are activated to process both the programs in parallel (S5, S6).例文帳に追加

次に、マルチタスクオペレーティングシステムを起動させ（Ｓ４）、その下でメインプログラムとメモリチェックプログラムＰ６とを起動させて両者を並列処理させる（Ｓ５、Ｓ６）。 - 特許庁

To reduce the burden of the creation of an address conversion table when forming virtual blocks using a multi-chip flash memory and executing parallel processing.例文帳に追加

複数チップのフラッシュメモリを用いて仮想ブロックを形成して、並列処理を実行する場合に、アドレス変換テーブルの作成処理に掛かる負担が軽減する。 - 特許庁

The image data delivered to the parallel bas are accumulated in a memory module not shown or are delivered to a public line through a facsimile control unit.例文帳に追加

このパラレルバスに送出された画像データは、図示しないメモリー・モジュールへ蓄積され、あるいは、ファクシミリ制御ユニットを介して公衆回線に送出される。 - 特許庁

To provide a semiconductor memory in which the occurrence of a noise and a peak current caused by the operation of a sense amplifier can be suppressed in a parallel test.例文帳に追加

パラレルテストにおいて、センスアンプ動作に起因するノイズおよびピーク電流の発生を抑制することのできる半導体記憶装置を提供すること。 - 特許庁

The front side and back side image data can be transmitted through one parallel bus to a memory or the like, by arbitration due to an image signal control part 202.例文帳に追加

画像信号制御部２０２が調停することで、表面側および裏面側の画像データを１本のパラレルバスを通じてメモリーなどへ送信できる。 - 特許庁

The controller module 1 sends an indication to multiple memory modules 4 at the same time to send and receive data to and from the flash memories 2 in parallel through the buffer 3.例文帳に追加

コントローラモジュール１は、同時に複数のメモリモジュール４に対して指示を出し、並列にバッファ３を介してフラッシュメモリ２とのデータの送受を行う。 - 特許庁

In such a test bench 1, creation of each memory model 503 in the test bench 1 is performed in parallel by designers at each access requesting origin.例文帳に追加

このようなテストベンチ１では、テストベンチ１における各メモリモデル５０３の作成を各アクセス要求元設計者によって並行して行うことができる。 - 特許庁

In a spin injection type magnetic memory cell (MC), a source line (SL) is arranged in parallel with a word line (WL), and data write/read is performed on a bits-by-bits basis.例文帳に追加

スピン注入型磁気メモリセル（ＭＣ）に対しソース線（ＳＬ）をワード線（ＷＬ）と平行に配設し、複数ビット単位でデータの書込／読出を実行する。 - 特許庁

The error information which is generated by the error diffusion on the last line of the lines subjected to the parallel processing and reflected in the next line is held in the error memory.例文帳に追加

並列処理を行うラインの最後のラインの誤差拡散処理により生成される、次のラインに反映させる誤差情報は誤差メモリに保持される。 - 特許庁

Normal salicide reaction is done in a logic transistor, and the salicide film of the memory transistor is thinned whereby the low leak property and the high-speed operating property are realized in parallel.例文帳に追加

ロジックトランジスタでは通常のシリサイド反応が行なわれ、メモリトランジスタのシリサイド膜が薄くなるので、低リーク性と高速動作性とが併せて実現される。 - 特許庁

The parallel magnetic field is applied in the direction within the surface plane to the whole part of the magnetic memory medium 1, because this medium 1 is arranged between the end surfaces 6 and 7.例文帳に追加

磁気メモリ媒体１は、端面６と端面７との間に配置されるため磁気メモリ媒体１の面内方向に全体に平行磁界が印加される。 - 特許庁

To prevent data from being lost at the interruption of a power source, related to a storage device which writes write data of a buffer memory by accessing a plurality of nonvolatile memories in parallel.例文帳に追加

バッファメモリのライトデータを、複数の不揮発性メモリデバイスを並列にアクセスして書き込む記憶装置に関し、電源遮断時のデータ消失を防止する。 - 特許庁

The magnetic memory element generates a leakage magnetic field in a parallel magnetization state, so the leakage magnetic field is made to operate on a permanent magnet to generate power.例文帳に追加

磁気メモリ素子は磁化状態が平行状態のときに漏洩磁界が生じるため、当該漏洩磁界を永久磁石に作用させて動力を発生する。 - 特許庁

Thereby, a large number of initialization/test activities of the memory can be carried out in parallel with the initialization/test of the firmware and the start-up process of the OS.例文帳に追加

このようにすると、メモリの初期化／テスト活動の多くを、ファームウェアの初期化／テスト及びＯＳの起動プロセスと並列に行うことが可能となる。 - 特許庁

An application 2 can start new and old programs 21 and 20 in parallel and performs a management so as to be operable using the respective memory spaces 201 and 202.例文帳に追加

アプリケーション２は、新旧のプログラム２１，２０を並行して起動でき、それぞれのメモリ空間２０１，２００を使用して動作できるように管理を行う。 - 特許庁

A parallel processing verification part 230 of a runtime library 200 saves data in a work memory for all inputs before executing each serial basic module 101.例文帳に追加

ランタイムライブラリ２００の並列処理検証部２３０は、各直列基本モジュール１０１の実行前に、全ての入力について作業メモリへデータを退避する。 - 特許庁

In parallel with the encoding, the image data input to the run length compression part 130 are compressed about the run length and written in the line memory 140 as compression data.例文帳に追加

これと並行して、ランレングス圧縮部１３０に入力された画像データは、ランレングス圧縮されて圧縮データとなってラインメモリ４０に書き込まれる。 - 特許庁

A storage processor having a parallel collation function, typically a CAM, namely Content Addressable Memory is used.例文帳に追加

並列照合機能をもつ記憶処理装置、典型的にはＣＡＭ、すなわち、Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙが用いられる。 - 特許庁

To provide a pipeline processing control technology allowing pipeline processing in a parallel database without pressing a resource such as a memory of a coordinator server.例文帳に追加

コーディネータサーバのメモリなどのリソースを圧迫することなく、並列データベースにおいてパイプライン処理を実現可能なパイプライン処理制御技術を提供する。 - 特許庁

To accelerate turbo decoding, by performing training processing, backward probability calculation processings, and forward probability calculation processings in parallel, without using a multiport memory.例文帳に追加

マルチポートメモリを使用することなく、トレーニング処理、後方確率計算処理及び前方確率計算処理を並列処理してターボ復号の高速化を図ること。 - 特許庁