「parallel memory」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

The device has also a control circuit 5 which drives a control gate line CL to which a control gate is connected and divides electrically sub-arrays respectively into the number being suitable for parallel operation adjusting to input or output speed of data of the non-volatile semiconductor memory.例文帳に追加

コントロールゲートが接続されたコントロールゲート線ＣＬを駆動し、当該不揮発性半導体記憶装置のデータの入力または出力の速度に合わせて複数のサブアレイを並列動作させるのに適した数に、サブアレイそれぞれを電気的に分割する制御回路５を有している。 - 特許庁

The ECC circuit 103 allots a test bit ECC of 40 bits making 4224 bits being eight times of 528 bits being write and read units for one memory cell area 101j as information bit length, and performs encoding processing and decoding processing with 8 bits in parallel.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

When suspend/resume processing is performed, the buffers 4 are controlled to disconnect the address bus 7 and the data bus 8 between the memory devices including the main storage devices 6 and the nonvolatile memories 5, and data transfer between the plurality of main storage devices 6 and the plurality of nonvolatile memories 5 is performed in parallel.例文帳に追加

サスペンド／リジューム処理時にバッファ４を制御して主記憶装置６と不揮発性メモリ５とを備えるメモリデバイス間のアドレスバス７及びデータバス８を切断した上で、複数の主記憶装置６と複数の不揮発性メモリ５間のデータ転送を並行して行う。 - 特許庁

The determination of the television broadcasting system is operated in parallel with the detection of the tuning frequency, and the detection result of the tuning frequency is associated with the determination result of the television broadcasting system with the detected tuning frequency, and stored as preset information in a nonvolatile memory 22.例文帳に追加

このテレビ放送方式の判別を選局周波数の検出と並行して行い、選局周波数の検出結果と検出された選局周波数におけるテレビ放送方式の判別結果を対応させて、プリセット情報として不揮発性メモリ２２に記憶させる。 - 特許庁

A synchronous recording controller 31 of a navigation processor 13 opens a new data file, when detecting an operation initiation event from a user and then, records sensor data read from a sensor processor 14 in an external memory device 12 any time, in parallel with its use in required navigation operation.例文帳に追加

ナビゲーション処理部１３の同期記録制御部３１は、ユーザからの操作開始イベントを検出すると、新規データファイルをオープンし、それ以降、センサ処理部１４から読み取ったセンサデータを、必要なナビゲーション動作に利用することに並行して、外部記憶装置１２に随時、記録する。 - 特許庁

In the network printer system comprising a printer 3 and an N-memory server 5, the printer 3 reads back a printer intermediate language accumulated in the server 5 in parallel with the output of data from an undischarged page again to the printer 3 when a printer error is generated.例文帳に追加

プリンタ３およびＮ−Ｍｅｍｏｒｙサーバ５からなるネットワークプリンタシステムであって、プリンタ３は、データの出力と平行してＮ−Ｍｅｍｏｒｙサーバ５に蓄積されたプリンタ中間言語をプリンタエラー発生時に未排出のページから再度プリンタ３へ読み戻すようにする。 - 特許庁

This spin injection is executed in parallel to the memory cells to which the data "1" is written, the bit line write drive circuit is only required to constantly supply the data write current in one direction, and reduction for a layout space for the write drive circuit and high-speed writing can be realized.例文帳に追加

このスピン注入は、データ“１”を書込むメモリセルに対して並行して実行され、ビット線書込ドライブ回路は、常に一方方向にデータ書込電流を供給することが要求されるだけであり、書込ドライブ回路のレイアウト面積の低減および高速書込を実現することができる。 - 特許庁

Also, each of sub-bit line is arranged in parallel to a signal line connected to six bank selection lines BSni and a main bit line, and a memory cell transistor can be selected by combining levels of two virtual GND lines VGi, VGi+1 arranged at a left side and a right side of this main bit line DGi.例文帳に追加

また、副ビット線のそれぞれを６本のバンク選択線ＢＳniに入力される信号および主ビット線に対して平行に配置され、この主ビット線ＤＧi の左右に配置された２本の仮想ＧＮＤ線ＶＧi 、ＶＧi+1 のレベルの組み合わせにより、メモリセルトランジスタを選択可能としている。 - 特許庁

When a server device ciphers data to be a video source such as a movie source and distributes the ciphered data to a reproducing device, a memory card or other storage medium stores a key used to decode the ciphered data and the server device delivers the storage medium to the reproducing device in parallel with the data distribution.例文帳に追加

例えば映画としての映像ソースとなるデータを暗号化してサーバ装置から再生装置に配信するときに、暗号化を復号する鍵は、メモリカードその他の記憶媒体に記憶させ、この記憶媒体が上記配信と並行して、サーバ装置から再生装置に配送されるようにする。 - 特許庁

A data recorder 100 for recording data in a recording medium 10 having at least one track arranged in parallel includes a data recording part 32 for recording data in at least one track, a memory 36 for storing data, and a control part 35 for controlling the data recording part 32.例文帳に追加

並列して配された少なくとも一つのトラックを有する記録媒体１０にデータを記録するデータ記録装置１００であって、データを少なくとも一つのトラックに記録するデータ記録部３２、データを格納するメモリ３６、及びデータ記録部３２を制御する制御部３５を備える。 - 特許庁

A DMA processor 103 operating in parallel with the CPU 101 refers to the memory area 107 for the histogram counter by the histogram counter address read from the CPU→DMA processor-communicating memory area 106, reads a histogram counter value, adds one to the histogram counter value by use of an incrementer 105, and writes the counter value after the increment into the address (original address) read with the counter value.例文帳に追加

一方、ＣＰＵ１０１と並行して動作するＤＭＡプロセッサ１０３において、ＣＰＵ→ＤＭＡプロセッサ通信用メモリ領域１０６から読み出したヒストグラムカウンタアドレスによりヒストグラムカウンタ用メモリ領域１０７を参照して、ヒストグラムカウンタ値を読み出し、インクリメンタ１０５を使用してヒストグラムカウンタ値に１を加算し、インクリメント後のカウンタ値を、当該カウンタ値を読み出したアドレス（元のアドレス）に書き込む。 - 特許庁

To provide an error correcting apparatus in which storing data in a large capacity memory and syndrome operation for correcting ECC can be performed in parallel when ECC correction of data such as a CD-ROM having no parity in the traverse direction as C1 parity of a DVD-ROM is performed.例文帳に追加

ＤＶＤ−ＲＯＭのＣ１パリティのように横方向にパリティを持たないＣＤ−ＲＯＭなどのデータのＥＣＣ訂正を行う場合、大容量メモリへのデータ格納と、ＥＣＣ訂正のためのシンドローム演算とを平行処理することを可能にするエラー訂正装置を提供することを目的とする。 - 特許庁

To obtain a printer using a color ink jet head having a plurality of ink ejection opening arrays arranged in parallel in the main scanning direction in correspondence with inks of different color tones in which the capacity of memory required for forming a high resolution image is reduced and a high data processing rate is realized while reducing the manufacturing cost.例文帳に追加

インク吐出口列を、色調を異にするインクに対応して複数、主走査の方向に並列に有するカラーインクジェットヘッドを用いてプリントを行う装置にあって、高精細な画像を形成するために要するメモリの容量を低減化し、装置の低廉化およびデータ処理の高速化を図る。 - 特許庁

A ROM 40 of a master data as well as a programmable ROM 30 to be written is made attachably and detachably to a programmable ROM writer 50 through sockets 55, 51, a microprocessor 32 of the programmable ROM 30 reads data from the ROM 40 through a parallel port 33 and writes it in a flash memory 31.例文帳に追加

書込対象のプログラマブルＲＯＭ３０だけでなくマスタデータのＲＯＭ４０もソケット５５，５１を介してプログラマブルＲＯＭライタ５０に対して着脱可能とし、プログラマブルＲＯＭ３０のマイクロプロセッサ３２がパラレルポート３３を介してＲＯＭ４０からデータを読み込んでフラッシュメモリ３１に書き込むようにする。 - 特許庁

When the Cholesky or modified Cholesky decomposition of the sparse positive definite symmetrical matrix is performed using common memory type parallel computers, discrete spaces of a problem that simultaneous linear equations, represented by the sparse matrix represent, present are each recursively divided into two divided regions and a division plane therebetween.例文帳に追加

共有メモリ型並列計算機を用いてスパースな正値対称行列のコレスキー分解あるいは修正コレスキー分解を行うにあたり、スパース行列が表す連立１次方程式が提示する問題における離散化された空間を、再帰的に２つの分割領域と、その間にある分割面とに分割する。 - 特許庁

An image which is supplied from a prescribed image supply source and is displayed on a display screen at present is taken into an image memory in response to operation of a prescribed switch, and the taken-in image and images which are successively supplied from the prescribed image supply source after operation of the switch are displayed on the display screen in parallel.例文帳に追加

所定の画像供給源から供給されて表示画面に現在表示されている画像を所定のスイッチの操作に応答して画像メモリに取り込み、取り込まれた画像と前記スイッチの操作後に前記所定の画像供給源から順次供給される画像とを並列して表示画面に表示させる。 - 特許庁

The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel.例文帳に追加

そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。 - 特許庁

A semiconductor integrated circuit device is composed of memory cell array regions 101 which are arranged in parallel along lateral long sides, two pad regions 102 which are provided with pads disposed in rows and each arranged near short sides, and a peripheral circuit element region 103 located between the two pad regions 102.例文帳に追加

左右両長辺寄りに並行に配置したメモリセルアレイ領域１０１と、この二つのメモリセルアレイ領域１０１の中央部で、且つ上下各短辺側に複数列のパッドを設けた二つのパッド領域１０２と、この二つのパッド領域１０２の中間に配置した周辺回路素子領域１０３とを構成する。 - 特許庁

Since a backward probability calculation training section 102a performs calculation by using data in the channel value main memory, a backward probability calculating section 102b performs calculation by using data in the submemory (#1) 101b and a forward probability calculating section 102d performs calculation by using data in the submemory (#2) 101c, parallel processing can be carried out and decoding can be realized at a high speed.例文帳に追加

後方確率計算トレーニング部１０２ａは通信路値メインメモリのデータを用いて計算し、後方確率計算部１０２ｂはサブメモリ（＃１）１０１ｂのデータを用いて計算し、前方確率計算部１０２ｄはサブメモリ（＃２）１０１ｃのデータを用いて計算するので、それぞれ並列に処理が可能となり、復号処理が高速に行える。 - 特許庁

When a desired reproduction group is selected, the control part 31 uses the data of images and sounds grouped for the desired group in accordance with the grouped reproduction condition on the master memory card 9 to form signals of video and audio synchronously switched under the set condition, and outputs the signals in parallel to a display part 4 and a speaker 29.例文帳に追加

所望の再生グループを選択すると、制御部３１は親メモリカード９のグループ化再生条件に従い、所望グループにつきグループ化された画像と音声のデータを用いて、設定条件下で同期して切り換えられる映像と音声の信号を形成させ、表示部４とスピーカ２９に並行出力させる。 - 特許庁

Physical information of the module having the same height is stored, and a digital module group, a memory module group, an analog module group, and a display driver controller module group are arranged in a rectangular module arrangement area such that two given sides are in parallel with an X-axis, set in the bulk layer, one-dimensionally in an X-axis direction in this order.例文帳に追加

高さを同じくするモジュールの物理情報を記憶し、バルク層に設定された、所与の２辺がＸ軸と並行になるような長方形のモジュール配置領域に、デジタルモジュール群、メモリモジュール群、アナログモジュール群、表示ドライバコントローラモジュール群がこの順番でＸ軸方向に１次元的に並ぶように配置する。 - 特許庁

Since assembling of an TM cell signal by the cell assembly section 106 and check of the cell assembly memories not in use by the test signal check sections 107-1-107-n are conducted in parallel, a normal cell assembly memory can be selected in the case of setting a new destination and the operation defect can be avoided.例文帳に追加

セル組立部１０６によるＡＴＭセル信号の組立と、試験信号検査部１０７−１〜１０７−ｎによる非使用のセル組立メモリの検査とを並行して行うので、新たな送信先を設定する際に、正常なセル組立メモリを選択することができ、これにより、動作不良を回避することができる。 - 特許庁

Then, a procedure (409) is executed, which receives a parallel code generating plan (412) input by a user, divides the processing of the code, and finds a parallelization method which makes an execution cycle shortest while forecasting an execution cycle from the operation amount, the contents of the processing, the cache usage of the reused data, and the main memory access data volume.例文帳に追加

そして、ユーザが入力した並列コードの生成方針（４１２）を受けて、前記コードの処理を分割すると共に、その演算量と処理内容、再利用データのキャッシュ利用、主記憶アクセスデータ量から実行サイクルを予測しながら、実行サイクルが最短となる並列化方法を求める手順（４０９）を実行する。 - 特許庁

Although the reading speed of the row scanning type CMOS sensor can easily be increased by the multi-channel parallel reading, since the so-called horizontal blanking time for storing image data at (n+1)th row to a row memory cannot be reduced, the overall read time cannot h be much reduced regardless of increased number of channels.例文帳に追加

行走査型のＣＭＯＳセンサは、多チャンネル並列読み出しによって、読み出し速度を容易に高速化することができるが、ｎ＋１行目の画像データを行メモリへストアする所謂水平ブランキング時間は短縮できない為、チャンネルを増やせば増やすほど総合の読み出し時間はあまり短縮化できなかった。 - 特許庁

An image coding unit includes a reference image memory 102 for preserving the reference pictures, and a plurality of motion vector detectors 103, 104, 105 provided in parallel for simultaneous motion detection of a plurality of pictures having different coding timing.例文帳に追加

本発明の画像符号化装置は、参照ピクチャを保存する参照画像メモリ１０２と、参照画像メモリに保存されている同一の参照ピクチャを参照して、符号化のタイミングが異なる複数のピクチャの動き検出を同時に行う並列に備えられる複数の動きベクトル検出器１０３、１０４、１０５とを備える。 - 特許庁

Since received data of the remaining P/2 of the P parallel bits is read from the received data memory 910 at the next second time, the received data of the remaining P/2 bit and the initial received data of P/2 bit are simultaneously transmitted to a message calculation part 913 as received data D211.例文帳に追加

次の２時刻目に、Pパラレルビットのうちの残りのP/2のビットの受信データが受信データメモリ９１０から読み出されるので、この残りのP/2のビットの受信データと、レジスタ９１２に一旦格納されていた先のP/2のビットの受信データとが同時に、受信データD211として、メッセージ計算部９１３に送信される。 - 特許庁

Thereby a plurality of the first electrodes are formed at the nonvolatile memory element at equal intervals, a plurality of the fourth electrodes are formed in such a direction as intersecting the first electrodes, and a plurality of the vertical walls including the first and the second vertical walls are formed in parallel with the fourth electrodes while intersecting the first electrodes.例文帳に追加

これにより、不揮発性メモリ素子に第１電極が複数個等間隔に形成され、第４電極は、第１電極と交差する方向に複数個形成され、第１及び第２垂直壁を含む複数の垂直壁が第１電極と交差しつつ第４電極と平行に形成されうる。 - 特許庁

Each word line 10 constitutes a gate electrode at each memory element, a lower portion of a side surface of each word line 10 in a direction parallel to a direction where the word line 10 extends is perpendicular to a main surface of the semiconductor substrate 1, and an upper portion of the side surface tilts decreasing upward in width.例文帳に追加

各ワード線１０は、各メモリ素子においてゲート電極を構成し、各ワード線１０における該ワード線１０が延伸する方向に平行な方向の側面の下部は半導体基板１の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜している。 - 特許庁

After a packet reception section 81 discriminates the packet, connection information is read out in parallel to error decision making by a packet error check section 83 to specify a writing position of a payload and perform payload writing processing in an application memory area, thereby performing small-delay RDMA communication by starting payload writing without waiting for an error decision result.例文帳に追加

パケット受信部８１でのパケット識別後、パケットエラーチェック部８３でのエラー判定と平行して、コネクション情報の読み出し、ペイロードの書込位置の特定、アプリケーションメモリ領域のペイロード書込処理を実施することにより、エラー判定結果を待たずに、ペイロード書込を開始することで低遅延でのRDMA通信を実現する。 - 特許庁

Data outputted from the parallel interface are stored in an external memory circuit, the execution conditions of the program are traced from the data, the generation interval of events is measured from the tracing start code and end code of the data code and the number of times of the generation of the event is measured from the specified event code of the data code.例文帳に追加

パラレル・インタフェースから出力されるデータを外部メモリ回路に記憶し、このデータからプログラムの実行状況をトレースすること、データ・コードのトレース開始コードと終了コードから事象の発生間隔の測定を行うこと、データ・コードの特定の事象コードから事象の発生回数の測定を行うことを含む。 - 特許庁

In the boundary region of the memory cell region and the contact region, a dummy word line 12 extending in parallel with the word line 5, a second charge holding film 4b, a second diffusion layer bit line 2b and a second embedded insulating film 3b in contact with the dummy word line 12 and the side face of the second charge holding film 4b are provided.例文帳に追加

メモリセル領域とコンタクト領域の境界領域では、ワード線５と平行に延伸するダミーワード線１２と、第２の電荷保持膜４ｂと、第２の拡散層ビット線２ｂと、ダミーワード線１２及び第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂとが備えられている。 - 特許庁

The display signal generating unit 6 supplies image data (RGB data) inputted from a DMA (direct memory access) unit 5 together with image synchronizing signals (horizontal synchronizing signals, vertical synchronizing signals and pixel clocks) according to predetermined timing instructed by a control unit 3 to the first display unit 1 and the second display unit 2 in parallel.例文帳に追加

表示信号発生部６は、ＤＭＡ部５から入力された画像データ（ＲＧＢデータ）を、制御部３より指示された所定のタイミングに従った画像同期信号（水平同期信号、垂直同期信号、画素クロック）とともに、第１の表示部１および第２の表示部２へ並列に供給する。 - 特許庁

For the purpose of enhancing the visibility of the image information items with suppressing loss in the intensity of the emission radiation, the medium is designed to at least partially absorb each of two components of the emission radiation emitted perpendicularly to each other from the individual particles and oriented in parallel with the plane of the memory layer.例文帳に追加

放出放射線の強度の損失を抑えながら画像情報項目の鮮明度を上昇させるために、媒体は両方が直交して且つ個別の粒子により発射される放出放射線のメモリー層の平面と平行に指向された成分それぞれを少なくとも部分的に吸収し得ることが計画される。 - 特許庁

In such a constitution, it is possible to store all digital signals S102 in the memory 100 and then to read them out with no loss by storing the data (which cannot be stored in the macro 101) of the final cycle whose signals S102 are smaller than the number of bits of serial/parallel conversion into the register 111.例文帳に追加

この構成によって、デジタル信号Ｓ１０２がシリアルパラレル変換のビット数に満たない最終サイクル（メモリマクロ１０１に格納できない）データをシフトレジスタ１１１に格納することにより、デジタル信号Ｓ１０２をラインメモリ１００にすべて格納することができ、ロスなく読み出すことが可能である。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

When a digital output of the detection means exceeds an upper limit A stored in a main memory means, the digital output is used for a new upper limit A(a1) and a new lower limit B(a1) is obtained from a virtual line L1-L1 passing through the new upper limit A(a1) and in parallel with a straight line L0-L0.例文帳に追加

検出手段のディジタル出力が、主メモリ手段に記憶されている上限値Ａを上回る場合には、前記ディジタル出力を新たな上限値Ａ（ａ１）とし、この上限値Ａ（ａ１）を通り、且つ直線Ｌ０−Ｌ０に平行な仮想線Ｌ１−Ｌ１から新たな下限値Ｂ（ａ１）を求める。 - 特許庁

The data output device can output data from the output terminals in parallel in each address correspondingly to an inputted address designting signal and first output data consisting of a plurality of data which are requested to be inputted to a prescribed device by a serial data format are stored in the memory.例文帳に追加

このデータ出力装置は、入力されたアドレス指定信号に対応して、その出力端子からアドレス単位でデータをパラレル出力可能とされており、メモリには、所定の装置に対してシリアルデータ形式で入力されることが要求される複数のデータからなる第１の出力データが格納されている。 - 特許庁

Since the data storage in the memories 3 and 9 is performed in such a way that the data of one half-picture amount and those of the other half-picture amount are alternately stored in different areas of a picture memory 2, each CPU in a CPU block 4 executes parallel picture analysis on the half-picture amount data stored in the memories 3 and 9.例文帳に追加

これらのメモリ３，８へのデータ格納は、半画面分と他の半画面分が画像メモリ２の異なる領域に交互に格納されるので、ＣＰＵブロック４内の各ＣＰＵは、次の半画面の入力処理中に、メモリ３，９に格納された半画面データにつき並列画像解析処理を実行する。 - 特許庁

When the non- plotting pixel-including flag is 'non-including', since it is not necessary to wait the judgement of whether a certain pixel is non-plotting or not, processing such as reference of a Z buffer and processing such as reference of a texture memory can be parallel executed and three-dimensional plotting processing can be executed at high speed.例文帳に追加

非描画ピクセル含有フラグが「非含有」である場合は、あるピクセルが非描画であるか否かの判断を待ち合わせる必要がないため、Ｚバッファの参照等の処理とテクスチャ・メモリの参照等の処理とを並列的に実行することができ、３次元描画処理を高速に実行することができる。 - 特許庁

To provide an electronic equipment for a ship, which enables key operation even if an operational part is fixed in parallel to a wall surface or it is led out to the front when a memory medium wherein data is stored is inserted to an insertion opening in the front of a control part, and enables the entire of an operational part to be projected with simple structure.例文帳に追加

操作部が、壁面に対して平行に固定されている状態でも、データが記憶されている記憶媒体を制御部前面の挿入口に挿入する際に、前方に引き出された状態でもキー操作が可能で、そして、簡単な構造で、操作部の全体が張り出し可能となる舶用電子機器を提供する。 - 特許庁

The semiconductor memory device comprises a variable voltage source 1, the capacitor 2 connected to the voltage source 1, an overcurrent suppressing circuit 5, having a parallel connecting circuit of a first resistor 3 and a second resistor 4 having a larger resistance value than that of the first resistor 3, and a controller 8 connected to the suppressing circuit 5.例文帳に追加

可変電圧源１と、可変電圧源１に接続されたキャパシタ２と、キャパシタ２に接続された、第１の抵抗３及び第１の抵抗３よりも抵抗値が大きい第２の抵抗４の並列接続回路部からなる過電流抑制回路５と、過電流抑制回路５に接続された制御部８からなる。 - 特許庁

The data transfer apparatus for transferring data to an apparatus connected to a plurality of communication lines at a transfer destination comprises a means for dividing data stored in a memory into data of a specified unit, and a means for parallel transferring the divided individual data, using the plurality of communication lines.例文帳に追加

本発明は、複数の通信回線に接続された転送先の装置に対してデータを転送するデータ転送装置であって、メモリに記憶されたデータを所定単位のデータに分割するデータ分割手段と、前記分割された各データを、前記複数の通信回線を使用して並行転送するデータ転送手段と、を備える。 - 特許庁

Pixel data generated with a plotting parameter generating part 1 are stored in a data buffer 8, and the pixel data from the data buffer 8 are read from or written to a frame memory 3 by using the maximum number of pixels in parallel with an x axis direction read from a table 6 on the basis of the coordinates of a line segment generated with a line segment coordinate generating part 5.例文帳に追加

描画パラメータ生成部１で生成したピクセルデータをデータバッファ８に格納し、そのデータバッファ８からのピクセルデータを、テーブル６から読み出したｘ軸方向に平行な最大数のピクセル数で、線分座標生成部５により生成した線分の座標に基づいて、フレームメモリ３に対してリード／ライトする。 - 特許庁

A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.例文帳に追加

真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁

A microcomputer 1 including a CPU 2 in its inside is provided with a 1st data transfer device 4 for controlling direct memory access transfer on external buses EDBUSA, EABUS of the microcomputer 1 and parallel execution of an internal bus access by the CPU 2 or the like and external data transfer control by the device 4 is made possible.例文帳に追加

ＣＰＵ（２）を内蔵するマイクロコンピュータ（１）に、当該マイクロコンピュータの外部バス（ＥＤＢＵＳＡ，ＥＡＢＵＳ）上でのダイレクト・メモリ・アクセス転送を制御する第１のデータ転送装置（４）を設け、第１のデータ転送装置による外部データ転送制御に並行して、マイクロコンピュータ内部のＣＰＵなどによる内部バスアクセスを可能とする。 - 特許庁