「parallel memory」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

This device includes: a memory cell array; a plurality of data input/output terminals; a plurality of signal paths for writing data supplied to the data input/output terminals to the memory cell array in parallel; a plurality of latch circuits for temporarily holding the data on the signal paths respectively; and a selector for selectively supplying the data to the latch circuits from a test data terminal during a test operation.例文帳に追加

メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。 - 特許庁

A memory management device of improved memory use efficiency suitable for real time parallel processing has an interface for every processor to prevent a load concentration, has an exclusive register separate from the interfaces to ensure page mapping in a fixed time, and gives the interfaces a function of requesting page mapping to the register to allocate and release a page without the intervention of a CPU 5.例文帳に追加

プロセッサ毎にインターフェースを設けて負荷の集中を防止し、インターフェースと別に専用の登録装置を設けて一定時間内のページマッピングを保証し、インターフェースには登録装置にページマッピングを要求する機能を与えてＣＰＵの介入なしにページの割当てと開放を行い、リアルタイムな並列処理に適したメモリ利用効率の良いメモリ管理装置を提供する。 - 特許庁

In an image processing method, image data developed in a memory are divided longways, each piece of the divided image data is performed with JPEG (Joint Photographic Experts Group) compression processing in parallel; a prescribed amount of code data are asynchronously written every time a prescribed amount of the compression data are stored; and information allowing identification of writing of own processor is recorded in the memory.例文帳に追加

この発明の実施の一形態である画像処理方法は、メモリに展開された画像データを縦方向に分割し、それぞれを別のプロセッサで並列にＪＰＥＧ圧縮処理し、一定量の圧縮データが貯まる度に、非同期に一定量の符号データを書込み、また、メモリ上に自プロセッサが書き込んだことを識別可能な情報を記録することを特徴とする。 - 特許庁

The inputted data rearranging part 101 has a data distributing part, a plurality of memory banks and a data transmitting part and the parallel operation part 102 has a plurality of registers, a plurality of buses, a plurality of multipliers, a plurality of selectors, a plurality of adder-subtracters and a plurality of accumulators.例文帳に追加

入力データ並び替え部１０１は、データ分配部、複数のメモリバンク、およびデータ送出部を有し、並列型演算部１０２は、複数のレジスタ、複数のバス、複数の乗算器、複数のセレクタ、複数の加減算器、および複数のアキュムレータを有する。 - 特許庁

A biasing spring member 20 is provided, at position before insertion, for biasing the memory device 10 away from the terminal 12 and a lever member 18 nearly L-shaped at cross section in free swimming movement around an axis orthogonal with the insertion direction and parallel with one side face.例文帳に追加

挿入手前側に記憶装置１０を端子１２と反対側に偏寄させる偏寄バネ部材２０を設け、挿入先端側に一側面と平行で挿入方向と直交する軸１６で揺動自在に断面略Ｌ字状のレバー部材１８を設ける。 - 特許庁

The parallel pattern 18 output from the memory 13 is input into a shift register 15, and the pattern input to the shift register 15 is allowed to be output from the shift register 15 as a serial pattern 15 by a clock signal 20 output from a clock generating circuit 14.例文帳に追加

メモリ１３から出力されたパラレルパターン１８はシフトレジスタ１５に入力され、シフトレジスタ１５に入力されたパターンはクロック発生回路１４から出力されたクロック信号２０によりシリアルパターン１９としてシフトレジスタ１５から出力することができる。 - 特許庁

The dummy layer 70 for the second CMP includes: dummy first to the fourth word line conductive layers 72a to 72d which are parallel to the semiconductor substrate Ba and are laminated, and are formed in the same manner that the first to fourth word line conductive layers 32a to 32d are formed; and a dummy memory protection insulating layer 74.例文帳に追加

第２ＣＭＰ用ダミー層７０は、半導体基板Ｂａに平行で且つ積層されて第１〜第４ワード線導電層３２ａ〜３２ｄと同層に形成されたダミー第１〜第４ワード線導電層７２ａ〜７２ｄ、ダミーメモリ保護絶縁層７４を備える。 - 特許庁

It is possible to unify address scanning directions of the respective memories with respect to the test address information in a particular direction according to the bit arrangement unique to each memory by supplying the test data information to a plurality of the memories with the different access data widths in parallel.例文帳に追加

アクセスデータ幅の異なる複数のメモリに対してテストデータ情報を並列に供給することができ、テストアドレス情報に対する夫々のメモリにおけるアドレススキャン方向を固有のビット配列にしたがって特定方向に統一することが可能になる。 - 特許庁

To form a virtual block capable of efficiently performing management of a virtual block and access to the virtual block, in a flash memory system in which a plurality of flash memories forming the virtual block are configured to perform parallel write-in or readout of data.例文帳に追加

仮想ブロックを形成して複数個のフラッシュメモリに並行したデータの書き込みや読み出しを行うように構成されたフラッシュメモリシステムにおいて、仮想ブロックの管理及び仮想ブロックに対するアクセスを効率良く行うことができるように仮想ブロックを形成する。 - 特許庁

The write data path includes 2N write data buffers which are configured to store the 2N data bits, 2N switches, and N data lines which are configured to connect at least N of the 2N switches to the memory cell array in order to write therein N data bits in parallel.例文帳に追加

書込みデータ経路は、２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、２Ｎ個のスイッチと、並列にＮ個のデータビットをメモリセルアレイに書き込むために２Ｎ個のスイッチのうち少なくともＮ個とメモリセルアレイとを連結させるＮ個のデータラインを含む。 - 特許庁

This image processor has an error memory, error diffusion processors of the number equal to the number of the laser beams, data delaying devices among the error diffusion processors, and video signal generators of the number equal to the number of the laser beams and performs error diffusion in parallel by the number equal to the number of the laser beams.例文帳に追加

誤差メモリと、レーザービームの本数と同数の誤差拡散処理装置と、誤差拡散処理装置間のデータ遅延装置と、レーザービームの本数と同数のビデオ信号生成装置を持ち、レーザービームの本数と同じ数だけ並列に誤差拡散処理を行う。 - 特許庁

As a result, the gradation data can be read in parallel from the field memory circuit 230 to the arithmetic circuit 210, and it is possible to control the size of the electro- optical device, and also facilitate mounting the electro-optical device on electronic equipment to be used.例文帳に追加

この結果、フィールドメモリ回路２３０から、階調データを演算回路２１０に対して、並列に階調データを読み出すことができ、電気光学装置の大きさを抑えるとともに、電気光学装置の使用機器への実装を容易とすることができる。 - 特許庁

When an operator operates one of the switches 36-40 in parallel with operation of one of the switches 24-34, the function information is transmitted from a transmitter 54 by human body communication, and memory of the storage part 62 is rewritten when receiving it by a receiver 64.例文帳に追加

操作者がスイッチ２４〜３４のいずれかを操作するのと並行して、スイッチ３６〜４０のいずれかを操作すると、送信機５４から機能情報が人体通信によって送信され、これを受信機６４で受信すると、記憶部６２の記憶が書き換えられる。 - 特許庁

This architecture is composed of 8 multiplication accumulation hardware units, which are connected in parallel and have their paths selected and depends upon a DMA controller 120 to retrieve and write back data from and to a DSP memory without having a DSP core 110 intervene.例文帳に追加

このアーキテクチャは、並列に接続されて経路選択され多重化された８個の乗算累算ハードウエア・ユニットからなり、ＤＭＡコントローラ１２０に依存し、ＤＳＰコア１１０が介入することなくＤＳＰメモリとの間でデータの検索および書戻しを行う。 - 特許庁

To provide constitution of peripheral circuits suitable for a high speed parallel input/output operation of multi-bits data in a nonvolatile storage device provided with a memory cell of which the electric resistance is varied in nonvolatile fashion in accordance with the level of storage data written by a data writing current.例文帳に追加

データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備えた不揮発性記憶装置において、多ビットデータの高速な並列入出力動作に適した周辺回路の構成を提供する。 - 特許庁

Moreover, the third buses (XAB, XDB) and the second buses (YAB, YDB) are also separated from first buses (IAB, ID) to be externally interfaced, and the CPU core 2 can access an external memory in parallel with access to the second memories (4, 6) and the first memories (5, 7).例文帳に追加

また、第３のバス（ＸＡＢ，ＸＤＢ）と第２のバス（ＹＡＢ，ＹＤＢ）は、外部インタフェースされる第１のバス（ＩＡＢ，ＩＤ）とも個別化され、ＣＰＵコア（２）は第２のメモリ（４，６）と第１のメモリ（５，７）のアクセスに並行して外部メモリアクセスも可能にされる。 - 特許庁

A terminal for sequentially transmitting a plurality of data is equipped with: an FIFO (first-in-first-out) memory 43 for reading and writing data in parallel; a CPU (central processing unit) 30 for receiving data given from a host system in order and outputting the received data; and a FIFO access part 44.例文帳に追加

複数個のデータを順番に送信する端末は、データの読出と書込を並行して行なうＦＩＦＯメモリ４３と、ホストシステムから順番に従って与えられるデータを受理し、受理したデータを出力するＣＰＵ３０と、ＦＩＦＯアクセス部４４とを備える。 - 特許庁

In response to a starting instruction of the engine 11, stored information in the non-volatile memory is read, and if the abnormal condition is recognized, engine starting and release of the parallel off is prevented for maintaining the abnormal condition stopping condition until an abnormal condition releasing operation is carried out by an operator.例文帳に追加

エンジン１１の始動指示に応答して不揮発性メモリの記憶情報が読み出され、異常を認識した場合は、人による異常解除操作があるまでエンジンの始動および前記解列の解除を禁止して異常時停止状態を維持する。 - 特許庁

When the dragging direction of a mouse is parallel to the scrolling direction, the data are automatically scrolled in the dragging direction at the dragging speed and when the dragging direction is perpendicular to the scrolling direction, the table data 11 are automatically scrolled while the read position of the table data 11 in a memory is shifted by the dragging distance.例文帳に追加

マウスのドラッグ方向がスクロールに対して平行の場合は、ドラッグ方向および速度で自動スクロールし、ドラッグ方向がスクロール方向に対して垂直の場合は、メモリ上の表データ１１の読出位置をドラッグした距離分ずらして自動スクロールする。 - 特許庁

At that time, with respect to an element the display of which is determined in the structured document contained in the page the display of which is indicated, character data are looked ahead in a cache memory in parallel to the layout processing of a printing area for displaying the paragraph.例文帳に追加

そして、このとき、表示が指示されたページに含まれる構造化文書において、表示されることが確定した要素については、その段落が表示される版面領域のレイアウト処理が行われるのに並行して、文字データがキャッシュメモリに先読みされる。 - 特許庁

A plurality of magnetic memories 30, each including a magnetic layer having a ring-shaped film face whose outer circumferential part is notched in a circular arc shape, are located in a way that straight line parts 33 of notched parts 32 so as to be nearly mutually in parallel and arranged, and the magnetic memory array is manufactured.例文帳に追加

外周部を円弧状に切り欠いてなる、リング形状の膜面を有する磁性層を含む複数の磁性メモリ３０を、切り欠き部３２における直線部３３が互いに略平行となるようにして配置して、磁性メモリアレイを作製する。 - 特許庁

To also appropriately perform image processing without dropping consecutive photographing performance while reducing memory capacitance by performing image processing such as white balance correction or contrast correction in parallel with optical correction processing when correcting optical aberration through image processing.例文帳に追加

光学収差の補正を画像処理で行なうとき、光学補正処理と並行して、ホワイトバランス補正やコントラスト補正などの画像処理を行なうことで、メモリ量を削減しつつ、連続撮影性能を落とさずに画像処理も適切に行なうことを目的とする。 - 特許庁

Also, a plurality of memory cells are connected to bit lines, the bit lines are connected to the second level shifter at a second connection point, while coupled to parallel sense amplifiers, write-in buffers, and first and second diodes, and connected to data input/output pins through these.例文帳に追加

また、複数のメモリセルをビットラインに接続し、該ビットラインは第２接続ポイントにおいて第２レベルシフターに接続するとともに、並列するセンサー増幅器と、書き込みバッファと、及び第１、第２ダイオードにカップリングし、これらを介してさらにデータ出入力ピンに接続する。 - 特許庁

By this constitution, a graphic image developed to dot data is encoded to perform not only the writing processing to a font cache but also the image processing of the encoded data, and these processings can be performed in parallel to the writing processing to a band data region after the gradation processing of a main memory 226.例文帳に追加

このことにより、ドットデータへ展開されたグラフィック画像を符号化し、フォントキャッシュへの書き込む処理と、その符号化されたデータの画像処理を行い、メインメモリ２２６の階調処理後のバンドデータ領域へ書き込む処理とが並列処理可能となる。 - 特許庁

An element region for holding a passing word line 36 of a block selector of the TC parallel unit serially connected type ferroelectric memory is connected by a lower electrode wiring of the capacitor, a hierarchical word line can pass thereon, and hence high integration is realized.例文帳に追加

また、ＴＣ並列ユニット直列接続型強誘電体メモリのブロックセレクター部の、通過ワード線３６を挟む素子領域の接続をキャパシタの下部電極配線にて行い、その上を階層ワード線が通過できるようにすることで、高集積化を達成する。 - 特許庁

The head separate type camera device and video signal processing method are characterized by the serial conversion of a video signal acquired by an image sensor, the parallel conversion of a vide signal inputted after the serial conversion, and the adjustment of the timing of writing to a circuit for standardization by an asynchronous FIFO memory before the standardization of the parallel-converted video signal in accordance with characteristics of a video reproduction portion in a succeeding stage.例文帳に追加

この発明のヘッド分離式カメラ装置および映像信号処理方法は、イメージセンサが取得した映像信号をシリアル変換し、シリアル変換して入力される映像信号をパラレル変換し、パラレル変換された映像信号を後段の映像再生部の特性にあわせて規格化する前段で、規格化する回路への書き込みタイミングを、非同期ＦＩＦＯメモリにより調整することを特徴とする。 - 特許庁

This invention is constituted by receiving memory image reference information, jump label information generated by a jump label converting means 4 and execution address parallel information generated by a parallel data converting means 2, predicting and restoring a branching destination execution address which can not be completely received among pieces of execution address serial information provided by serial transmission by a PC trace converting means 3 based on these pieces of information.例文帳に追加

この発明は、メモリイメージ・リファレンス情報と、ジャンプラベル変換手段４で生成されたジャンプラベル情報と、パラレルデータ変換手段２で生成された実行アドレスパラレル情報を受けて、これらの情報に基づいて、シリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを、ＰＣトレース変換手段３により予測復元して構成される。 - 特許庁

A control part 220 of a software update server 110 determines effective network bandwidth based on information received via a network interface 210, determines the number of parallel threads to be processed in parallel based on the effective network bandwidth, and distributes a software update package 260 stored in a memory 230 from the network interface 210 to MFPs connected via a network, which is a network node.例文帳に追加

ソフトウェアアップデートサーバ１１０の制御部２２０は、ネットワークインターフェース２１０で受信した情報に基づいて有効ネットワークバンド幅を決定し、当該有効ネットワークバンド幅に基づいて並列処理する並列スレッドの数を決定し、この並列スレッドを介して、メモリ２３０に記憶されたソフトウェアアップデートパッケージ２６０を、ネットワークインターフェース２１０からネットワークノードであるネットワーク接続したＭＦＰに配布する。 - 特許庁

A data converting circuit converting parallel data of a plural of bits read out from a memory cell section to serial data has a selector control section generating a control signal based on burst length information and address information, and a selector section receiving parallel data of a plural of bits, selecting the prescribed number out of the plural of bits based on the control signal, and outputting the selected bit in serial.例文帳に追加

メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路は、バースト長情報とアドレス情報に基づいて制御信号を生成するセレクタ制御部と、前記複数ビットのパラレルデータを受け、前記制御信号に基づいて前記複数ビットのうちの所定数を選択し、その選択したビットをシリアルに出力するセレクタ部を有することを特徴とする。 - 特許庁

An address generating circuit 12 is controlled by a control signal 17 output form a control means 11, and a parallel pattern 18 is output from a memory 13 by an address signal 16 output from the address generating circuit 12 and the control signal 17 output from the control means 11.例文帳に追加

制御手段１１から出力された制御信号１７によりアドレス発生回路１２を制御し、アドレス発生回路１２から出力されたアドレス信号１６と制御手段１１から出力された制御信号１７によりメモリ１３からパラレルパターン１８が出力される。 - 特許庁

the image data stored in the frame memory 2 are outputted to the DAC 3 without being parallel-serial converted, and each total number of the DACs 3 and the buffer circuits 4 in the driving circuit to be used at the time of driving the liquid crystal display device 6 is less than the number of data bus lines 13, respectively.例文帳に追加

フレームメモリ２に記憶された画像データは、パラレル−シリアル変換されること無くＤＡＣ３に出力され、且つ、液晶表示装置６を駆動する際に使用される駆動回路内のＤＡＣ３及びバッファ回路４の各総数が夫々データバスライン１３の本数よりも少ない。 - 特許庁

Data program information, regarding the contents of the data program included in received signals, are acquired in parallel with an operation of receiving a program and reproducing it, and a list of selectable data program is prepared, on the basis of the acquired data program information and is stored in a memory.例文帳に追加

１つのオーディオ番組を受信し再生している動作と並行して、受信信号中に含まれるデータ番組の内容に関するデータ番組情報を取得し、取得されたデータ番組情報に基づいて、選択可能なデータ番組のリストを作成し、メモリに記憶しておく。 - 特許庁

The memory device, which can write or read data of a plurality of words parallel, comprises planes 101-1 to 101-5 in a prime number exceeding the number of the plurality of words, and an address control part 102 for controlling addresses in the planes 101-1 to 101-5.例文帳に追加

本発明のメモリ装置は、複数のワードのデータを並列に書込又は読出が可能であるメモリ装置において、前記複数のワードの数を超える素数個のプレイン１０１−１〜１０１−５と、プレイン１０１−１〜１０１−５のアドレスを制御するアドレス制御部１０２とを具備している。 - 特許庁

When a hard disc unit having a greater thickness than the memory card 18 is to be installed in the lower slot 15, upward parallel movement of the partition member 17 enables installation of the hard disc unit since the partition member 17 is turnably supported at its front and rear end sides via a support rod.例文帳に追加

仕切部材１７はその前後端辺が支持棒を介して回動自在に支持されているため、下段スロット１５にメモリカード１８よりも厚みを有するハードディスクユニットを装着する際には、支持部材１７を上方へ平行移動させることで、ハードディスクユニットの装着が可能になる。 - 特許庁

The operation system for operation by inputting a command and an operand from a CPU, is composed of a memory group 13, an address control sequencer 12 and an arithmetic unit 14 and executes polynominal operation and parallel operation by designating the input/output addresses of memories of plural sets from the command and the operand.例文帳に追加

ＣＰＵからコマンドとオペランドを入力して演算を行う演算装置であって、メモリ群１３とアドレスコントロールシーケンサ１２と演算装置１４から構成され、コマンドとオペランドから複数組のメモリの入出力アドレスを指定して多項演算および並列演算を実行する。 - 特許庁

When the semiconductor memory device performs writing and readout operations, at least one of auxiliary electrodes which are arranged in parallel with one another is set to negative potential and the surface of a semiconductor substrate near the auxiliary electrode is made non-conductive.例文帳に追加

補助電極を有したＡＮＤ型メモリアレイはＭＯＳトランジスタを用いたフィールドアイソレーションによって、メモリセル面積を低減しているが、さらに微細化が進むとチャネル方向のリーク電流が大きくなり、書込み特性の劣化や消費電流の増大、読出し不良などが問題となる。 - 特許庁

The high-speed processor system is provided with a CPU, a plurality of DRAMs connected in parallel, and a plurality of cache memories formed into a hierarchical structure, and each cache memory is provided with an MPU functioning as a processor having binary compatibility with the CPU.例文帳に追加

本発明に係る高速プロセッサシステムは、ＣＰＵと、複数個に並列接続されたＤＲＡＭと、階層構造に形成された複数個のキャッシュメモリを備え、各々のキャッシュメモリにはＣＰＵに対してバイナリ互換性のあるプロセッサとして機能するＭＰＵが夫々備えられている。 - 特許庁

The device is provided with a read-out/write-in circuit 6a for echo signal and a data register 7a for echo signal which are arranged respectively in parallel to the read-out/ write-in circuit 6 and the data register 6 of the normal cell array 1 side and has the same constitution at the memory cell array 1a for echo signal side.例文帳に追加

ノーマルセルアレイ１側の読み出し／書き込み回路６及びデータレジスタ６とそれぞれ併設されて、エコー信号用メモリセルアレイ１ａ側にも同様の構成のエコー信号用読み出し／書き込み回路６ａおよびエコー信号用データレジスタ７ａが設けられる。 - 特許庁

After data read out from a memory cell matrix 14 in parallel are held in a data latch 17, they are selected successively by an output selector 18 according to timing signals SL0 to SL15 given from a controller 20 and output in series from an output buffer 19 as output data DO.例文帳に追加

メモリセルマトリックス１４から並列に読み出されたデータは、データラッチ１７に保持された後、コントローラ２０から与えられるタイミング信号ＳＬ０〜ＳＬ１５に従って順次出力セレクタ１８によって選択され、出力バッファ１９から出力データＤＯとして直列に出力される。 - 特許庁

In response to depression of a key, any one of the sets of four-channel waveform data, corresponding to a tone pitch designated by the key depression, is read out from the waveform memory 21, so that the four-channel waveform data are supplied in parallel to the loudspeakers 4a, 4b and 4c and the loudspeaker 4d.例文帳に追加

１つの打鍵操作に対応して、発音指示された音高に対応する４チャンネルの波形データセットが波形メモリ２１から読み出され、読み出された４チャンネルの波形データは、それぞれ対応するピーカ４ａ、４ｂ、４ｃ、およびスピーカ４ｄに並列に供給される。 - 特許庁

To reduce the total memory capacity of a system for phase absorption at the reception side at the time of dividing high speed data into a plurality of different low speed transmission paths and transmitting the data in parallel with respect to the reception side device, the transmission side device and a transmission system.例文帳に追加

本発明は受信側装置，送信側装置及び伝送システムに関し，高速のデータを複数の異なる経路の低速伝送路に分割して並列に伝送する場合に，受信側における位相吸収のためのシステムの総メモリ容量を少なくすることを目的とする。 - 特許庁

A burn-in test of first to sixth step in which voltage application time are equal is performed for a semiconductor memory constituted so that a pair of bit lines having twist structure in which bit lines cross each other and a pair of bit lines having non-twist structure in which bit lines are in parallel each other.例文帳に追加

ビット線が互いに交差するツイスト構造を有するビット線対と、ビット線が互いに平行な非ツイスト構造を有するビット線対とを交互に配置して構成された半導体メモリに、電圧印加時間が互いに等しい第１〜第６ステップのバーンイン試験を実施する。 - 特許庁

To reduce a capacity of a cache memory in a configuration for performing encoding processing and decoding processing by simultaneously processing image data in parallel by a plurality of arithmetic processing means, in which the configuration applied to the case that video data are encoded and decoded in accordance with the H.264/MPEG-4AVC standard, for example.例文帳に追加

本発明は、例えばＨ．２６４／ＭＰＥＧ−４ＡＶＣ規格に従ってビデオデータを符号化、復号化する場合に適用して、複数の演算処理手段で画像データを同時並列的に処理して符号化処理、復号化処理する構成において、キャッシュメモリの容量を低減する。 - 特許庁

After a recording head control part 109 accesses an image data memory 110 and takes image data of an amount of one line per head (128 nozzles), the recording head control part 109 outputs the image data by every one block (8 bits) to a parallel/serial conversion part 112 and a comparator 111.例文帳に追加

画像データメモリ１１０に記録ヘッド制御部１０９がアクセスし、１ヘッド１行分（１２８ノズル分）の画像データを取り込むと、記録ヘッド制御部１０９は、１ブロック分ずつ画像データ（８ｂｉｔ）をパラレル・シリアル変換部１１２および比較器１１１に出力する。 - 特許庁

The ECC circuit 103 executes encoding processing and decoding processing in parallel in 8 bits wherein 4224 bits being 8 times 528 bits used for a unit of writing and reading applied to one memory cell area 101j are adopted for an information bit length and one check bit ECC in 40 bits are assigned to the data.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁