「upper memory area」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The method of manufacturing the asymmetrical area memory cell includes a step of forming a lower electrode 102 having a certain area, a step of forming a CMR memory film 106 having an asymmetrical area on the lower electrode, and a step of forming an upper electrode 110 having an area narrower than the lower electrode area.例文帳に追加

本発明の方法は、ある面積を有する下部電極１０２を形成する工程と、下部電極の上に、非対称面積を有するＣＭＲメモリ膜１０６を形成する工程と、ＣＭＲ膜の上に、下部電極面積よりも狭い面積を有する上部電極１１０を形成する工程とを包含する。 - 特許庁

By this, a memory cell array area and a predetermined pad can be connected within a shorter distance by using a wiring formed in an upper layer that has lower electrical resistance, and power potential can be stably supplied to the memory cell array area.例文帳に追加

これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 - 特許庁

The address of the memory space of the external memory 3 is used as the address of each of the split storage areas so that the upper area 31 and the lower area 32 can be used for independent ring buffers.例文帳に追加

外部メモリー３のメモリー空間に対するアドレスを、各分割記憶領域のアドレスとして用い、上位領域３１と、下位領域３２とをそれぞれ独立のリングバッファとして用いることができるようにする。 - 特許庁

When system data are written to a flash memory 12, data A is written to a Lower-side area in a page and copy data of the system data are written to an Upper-side area.例文帳に追加

フラッシュメモリ１２にシステムデータを書き込む場合、ページ内のＬｏｗｅｒ側の領域にｄａｔａＡが書き込まれ、Ｕｐｐｅｒ側の領域にはシステムデータの複製データが書き込まれる。 - 特許庁

Thus, since the memory mat MAT4 is used for both an upper side and a lower side, so to speak, complex of control and increment of area are prevented.例文帳に追加

このように、メモリマットＭＡＴ４がいわゆるアッパー側とローワ側を兼用していることから、制御の複雑化や面積増大が防止される。 - 特許庁

To achieve the large-scale mass production of phase change memory devices by suppressing heat discharge from both of upper and lower side metals in a phase change area in a memory cell of a phase change memory device, and minimizing the reduction of heat efficiency.例文帳に追加

相変化メモリ装置のメモリセル部における、相変化領域の上側ならびに下側の金属からの放熱を共に抑制し、熱効率の低下を最小限化して、大規模な相変化メモリ装置の量産を可能とすること。 - 特許庁

The method stores sampling data for preparing monitoring data into the first area of a memory and the operation result of the sampling data into a second area thereof, and prepares an upper-limit waveform and a lower-limit waveform from the data stored in the second area to store them into a third area thereof.例文帳に追加

監視用データを作成するためのサンプリングデータを記憶部の第１のエリアに記憶させ、サンプリングデータの演算結果を第２のエリアに記憶させ、第２のエリアに保存したデータから上限値波形および下限値波形を作成し第３のエリアに記憶させる。 - 特許庁

To ensure the contact area of a contact hole between word lines and a through hole formed in the upper portion of the contact hole in a DRAM whose memory cell size is miniaturized.例文帳に追加

メモリセルサイズが微細化されたＤＲＡＭにおいて、ワード線間のコンタクトホールとその上部に形成されるスルーホールとの接触面積を確保する。 - 特許庁

A ferroelectric thin film 18 is arranged between the lower electrode 17 and the upper electrode 19, the intersection area of both the electrodes is arranged in a matrix shape in a memory cell structure to constitute a memory 20.例文帳に追加

下部電極１７と上部電極１９の間に強誘電体薄膜１８を配しており、両電極の交差領域がマトリクス状に配列されるメモリセル構造となり、メモリ部２０を構成する。 - 特許庁

From a host CPU 5 disposed outside a touch panel device 1, the upper limit value for the number of touch inputs to be simultaneously detected is stored in a memory 42 (upper-limit key count storage area 424) of a touch panel controller 4.例文帳に追加

タッチパネル装置１の外部に設けられたホストＣＰＵ５から、タッチパネルコントローラ４のメモリ部４２（上限キー数書込領域４２４）に同時に複数のタッチ入力数を検出できる上限値を書き込む。 - 特許庁

The CPU 24 extracts edge lines being a candidate for a combination of the upper eyelid and the lower eyelid of the object person from a prescribed area of the moving image stored in the image memory 22.例文帳に追加

ＣＰＵ２４は、画像メモリ２２に格納された動画像の所定の領域から対象者の上瞼と下瞼との組み合わせの候補となるエッジラインを抽出する。 - 特許庁

The memory is provided with an n-type impurity area 14 formed in a memory cell array area on the upper surface of a p-type silicon substrate 13 and functioning as the cathode of a diode 10 included in a memory cell 9, and a plurality of p-type impurity areas 15 formed on the surface of the n-type impurity area 14 at prescribed intervals and functioning as the anode of the diode 10.例文帳に追加

このメモリは、ｐ型シリコン基板１３の上面のメモリセルアレイ領域に形成され、メモリセル９に含まれるダイオード１０のカソードとして機能するｎ型不純物領域１４と、ｎ型不純物領域１４の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１５とを備えている。 - 特許庁

A memory device area 133 on a silicon board 101 is provided with a memory cell capacitor 135 comprising a lower electrode 126 of cylindrical structure, a capacitive insulating film 128, and an upper electrode 131, while a monitor device area 134 is provided with a monitor capacitor 136 comprising a lower electrode 127 of planar structure, the capacity insulating film 128, and an upper electrode 132.例文帳に追加

シリコン基板１０１のメモリ素子領域１３３には、円筒型構造である下部電極１２６、容量絶縁膜１２８、上部電極１３１からなるメモリセルキャパシタ１３５を設け、モニター素子領域１３４には、平面型構造である下部電極１２７、容量絶縁膜１２８、上部電極１３２からなるモニター用キャパシタ１３６を設けている。 - 特許庁

This ferroelectric memory device 1000 has a memory cell array 100 in which memory cells are arranged in a matrix-like state and a lower electrode 12, an upper electrode 16 arranged in a direction intersecting the lower electrode 12, and the ferroelectric layer 14 which is positioned in at least the intersecting area of the upper and the lower electrodes 16 and 12 are contained.例文帳に追加

強誘電体メモリ装置１０００は、メモリセルがマトリクス状に配列され、下部電極１２と、下部電極１２と交差する方向に配列された上部電極１６と、少なくとも上部電極１６と下部電極１２との交差領域に配置された強誘電体層１４と、を含むメモリセルアレイ１００を有する。 - 特許庁

An input and output port of a processing module PM, respective memory interfaces IF and respective memory banks are connected by connection wires wired in matrix (lattice) shape along a Y-direction (the first direction) and an X-direction (the second direction) in an arrangement area (upper layer thereof) for a plurality of memory macros.例文帳に追加

処理モジュールＰＭの入出力ポートと、各メモリインタフェースＩＦと、各メモリバンクとは、複数のメモリマクロの配置領域（の上層）にＹ方向（第１方向）およびＸ方向（第２方向）にマトリクス状（格子状）に配線された接続配線により接続されている。 - 特許庁

The method of forming the asymmetrical memory cell includes a step of forming a lower electrode having a first area, a step of forming an electric pulse various-resisting (EPVR) layer placed on the lower electrode, and a step of forming an upper electrode placed on the EPVR layer and having a second area smaller than the first area.例文帳に追加

この方法は、第１の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、ＥＰＶＲ層上に載る、第１の面積よりも狭い第２の面積を有する上部電極を形成するステップとを含む。 - 特許庁

This semiconductor memory has the capacitor constituted so that the insulating film, where an opening having a fixed area is formed, is intervened between the upper electrode and the ferroelectric film of the capacitor constituted by pinching the ferroelectric film between the upper and lower electrodes.例文帳に追加

上下電極の間に強誘電体膜が挟持されて構成されるキャパシタの上部電極と強誘電体膜との間に、一定面積を有する開口が形成された絶縁膜が介在されてなるキャパシタを備える半導体記憶装置。 - 特許庁

To provide a computer system capable of securing more UMB(upper memory block) area in an UMB and avoiding a situation in which system operation becomes impossible due to UMB shortage, and to provide a storage area securing method used in the computer system.例文帳に追加

ＵＭＡ内のＵＭＢ領域をより多く確保することができ、ＵＭＢ不足によってシステム動作が不可能になるという事態を回避することができるコンピュータシステム及びコンピュータシステムに用いられる記憶領域確保方法を提供する。 - 特許庁

The upper layer metal wirings (MLo, MLe) for pile driving are extended from the word line drive circuits to be arranged face to face to a connection area (10) at the center part of the memory cell array, and mutually and electrically connected to the gate wirings in the connection area.例文帳に追加

杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。 - 特許庁

In the remote copy system, a difference table group 104 is constituted of a plurality of difference tables 800 each storing difference information indicating an area updated from an upper device in a table format in a master site main memory 700.例文帳に追加

差分テーブル群は、マスタサイト主記憶部において上位装置から更新された領域を示す差分情報をテーブル形式で記憶する複数の差分テーブルによって構成されている。 - 特許庁

To provide a semiconductor integrated circuit in which an area required for arrangement of a memory cell array and circuit design is easy to carry out, by avoiding congestion of wirings on an upper wiring layer, and to provide a manufacturing method therefor.例文帳に追加

上位の配線層の配線の混雑を回避し、メモリセルアレイの配置領域を大きくでき、回路設計が容易な半導体集積回路及びその製造方法を提供すること。 - 特許庁

An upper surface image reading address and a lower surface image reading address which are generated by the means 20 and 21 are decided by an effective area deciding means 50 with the designated area as the object and, then, an address read from a frame memory buffer 1 is controlled.例文帳に追加

これらの手段２０、２１により生成された上面画像の読み出しアドレスと下面画像の読み出しアドレスを、有効領域判定手段５０において、指定された領域を対象に判定し、フレームメモリバッファ１から読み出すアドレスを制御する。 - 特許庁

A memory management device 1 manages arrangement hint information 14 that is a hint generated based on a property of each piece of data stored in at least one of a first semiconductor memory and a nonvolatile second semiconductor memory having an accessible upper limit frequency smaller than the first semiconductor memory, determining an arrangement area of each piece of the data.例文帳に追加

本発明の一態様に係るメモリ管理装置１は、第１の半導体メモリと、第１の半導体メモリよりもアクセス可能上限回数の小さい不揮発性の第２の半導体メモリとのうちの少なくとも一方に記憶される各データの特性に基づいて生成され、当該各データの配置領域を決定するヒントとなる配置ヒント情報１４を管理する。 - 特許庁

When it is possible to perform the exchange between the upper bit and the lower bit to all the bits of the inputted address signal even if endian of the non-volatile memory and endian of an access subject thereof differ, address allocation directions to a data area are equalized in both of the non-volatile memory and the access subject.例文帳に追加

不揮発性メモリのエンディアンとそのアクセス主体のエンディアンとが相違しても、入力アドレス信号の全ビットに対し上位と下位の入れ換えを行えれば、不揮発性メモリとそのアクセス主体との双方でデータ領域に対するアドレス割り当て方向が等しくなる。 - 特許庁

To provide an address outputting device capable of maintaining upper level compatibility of software before/after memory expansion without requiring any change of an architecture of a CPU and sequentially making access to a divided RAM area.例文帳に追加

ＣＰＵのアーキテクチャを変更する必要がなく、メモリ拡張前後でソフトウェアの上位互換性を保ち、かつ、分離されたＲＡＭ領域に対して連続アクセスを行うことができるアドレス出力装置を提供する。 - 特許庁

The simulation device changes an output port block having a configuration for delivering the data to the block outside the subsystem block and inside the upper layer system, among the block group, into a variable writing block recording the value into the prescribed memory area (S240, 245).例文帳に追加

また、上記ブロック群の内、サブシステムブロック外であって上層システム内のブロックにデータを引き渡す構成にされた出力ポートブロックを、所定のメモリ領域に値を記録する変数書込ブロックに変更する（Ｓ２４０，２４５）。 - 特許庁

A data alignment part 174 performs the expansion processing of upper, lower, right, and left ends of the image data of the rectangular area read out from the frame memory 140 through a bus control part 172 in accordance with the parameters stored in the control register 171.例文帳に追加

バス制御部１７２を介してフレームメモリ１４０から読み出された矩形領域の画像データは、制御レジスタ１７１のパラメータに従って上下左右の端の拡張処理がデータ整列部１７４によって行われる。 - 特許庁

In this case, image frame data with high precision is generated on a standard character plate memory (35) on a memory map by fetching the same object image for plural times in a form of dividing an upper edge part of the plate area into a field to be scanned and a field not to be scanned, and superposing the character plate parts in an mapping operation.例文帳に追加

このとき、マッピング動作は同一の対象物画像を、プレートエリアの上辺エッジ部分を走査するフィールドと走査しないフィールドに分割した形で複数回取り込み、その文字プレート部分を重ね合わせることによりメモリマップ上の標準文字プレートメモリ（３５）上に高精度の画像フレームデータを生成する。 - 特許庁

When it is determined that assignment of an instruction part is requested in step S51 and memory usage of the instruction part of an assignment target program exceeds an upper limit in step S52, a memory area used by the instruction part of the assignment target program is released in step S53 and memory of the instruction part is assigned in step S54.例文帳に追加

ステップＳ５１において、命令部分の割り当てが要求されたと判定され、ステップＳ５２において、割当対象プログラムの命令部分のメモリ使用量が上限を超えると判定された場合、ステップＳ５３において、割当対象プログラムの命令部分が使用しているメモリ領域が解放され、ステップＳ５４において、命令部分のメモリの割り当てが行われる。 - 特許庁

To provide a flash memory element and a method for manufacturing it for configuring a floating gate so that the upper part can be made narrower than the lower part, for reducing the area of the floating gate while maintaining the overlap area between the control gate and the floating gate, and for reducing intercell interference without lowering a program speed.例文帳に追加

本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、フローティングゲートを下部より上部が狭くなるように構成し、コントロールゲートとフローティングゲート間のオーバーラップ面積は維持させながらフローティングゲートの面積を減少させてプログラムスピード(program speed)の低下なしにセル間の干渉(interference)を減らすことを目的としている。 - 特許庁

Because the nonvolatile memory element has the block layer 14 capable of blocking the phase change of the recording layer 13, radiation is inhibited to the side of the upper electrode 15, and a phase changing area P is largely limited when a write current is applied.例文帳に追加

本発明によれば、記録層１３の相変化をブロック可能なブロック層１４を有していることから、上部電極１５側への放熱が抑制されるとともに、書き込み電流を印加した場合の相変化領域Ｐが大きく制限される。 - 特許庁

The second reservation display means arrays the number of reservation display areas 903 (first to m-th areas) corresponding to the order of executing the second processing, to areas 903 matching the upper limit m of the second start memory counts, and displays the number of second reserved symbols 901 corresponding to the second start memory counts in the reservation display area 903.例文帳に追加

第二保留状態表示手段は、第二始動記憶数の上限ｍに一致する個数の保留表示領域９０３（第１領域〜第ｍ領域）を、第二処理の実行順に対応させて配列し、第二始動記憶数に対応した数の第二保留図柄９０１を保留表示領域９０３に表示させる。 - 特許庁

In a semiconductor integrated circuit device having a floating gate and control gate, by increasing upper surface area of the floating gate of a floating gate polysilicon film 209b and increasing coupling ratio of a memory cell, reduction of an internal operation voltage at writing/erasing is realized.例文帳に追加

浮遊ゲートと制御ゲートを有する半導体集積回路装置において、浮遊ゲートポリシリコン膜２０９ｂの浮遊ゲートの上面の表面積を増大させ、メモリセルのカップリング比を増大することにより、書込み／消去時の内部動作電圧の低減を実現する。 - 特許庁

When a data linking part 2 holds radio bearer information, that is, when user data is not transmitted from the upper layer after the radio bearer is set, a common flag 23 is off and at that time, a handler part 3 transmits corresponding dummy data (synchronous frame, etc.) stored beforehand in a memory area 33 from the lower layer closer to hardware to the upper layer.例文帳に追加

ハンドラ部３は、データリンク部２が無線ベアラ情報を保持したとき、すなわち無線ベアラ設定後、上位レイヤからユーザデータが送信されていない場合は、共通フラグ２３がオフであり、そのときにはよりハードウェアに近い下位レイヤから上位レイヤに対応した、メモリ領域３３に予め格納されているダミーデータ（同期フレーム等）の送信を行う。 - 特許庁

The lower electrode film 14 has an area to be electrically connected with a contact plug 11, provided on one of the source or the drain of a memory cell transistor 40, formed to downwardly protrude, has a form to be embedded on the upper part of the contact plug and is connected to the contact plug 11 via a reaction preventing film 13.例文帳に追加

下部電極膜１４は、メモリセルトランジスタ４０のソース及びドレインの一方の上部に設けられるコンタクトプラグ１１と電気的に接続される部分が下に凸となりコンタクトプラグ上部に埋め込まれる形状を有し、反応防止膜１３を介してコンタクトプラグ１１に接続される。 - 特許庁

This simulation device changes an input port block having a configuration for receiving data from a block outside a subsystem block and inside an upper layer system, among a block group constituting the subsystem block, into a variable reading block acquiring a value set in a prescribed memory area (S220, S225).例文帳に追加

シミュレーション装置は、サブシステムブロックを構成するブロック群の内、サブシステムブロック外であって上層システム内のブロックからデータを受け取る構成にされた入力ポートブロックを、所定のメモリ領域に設定された値を取得する変数読出ブロックに変更する（Ｓ２２０，Ｓ２２５）。 - 特許庁

This system is provided with an address decoder circuit 5 which decodes all or a part of area of memory capacity, and an address test switching circuit 6 which is a creating means that creates an address test switching output signal 7 of a switching signal which switches the memory capacity by logical calculation of a power supply signal (VDD13) or a test signal 2 and an upper address signal 4.例文帳に追加

メモリ容量の全領域または一部の領域をデコードするアドレスデコーダ回路５を有しており、さらに、電源信号（ＶＤＤ１３）またはテスト信号２と最上位アドレス信号４との論理演算によって、メモリ容量の切り換えを行う切換信号のアドレステスト切り換え出力信号７を生成する生成手段であるアドレステスト切り換え回路６が設けられている。 - 特許庁