「"memory controller"」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

The memory controller examines existence of an error in a block unit of compressed voice data, when an error exists, a block unit including the error is reproduced again at the prescribed number of times, and newly reproduced data are generated from data reproduced at plural times.例文帳に追加

メモリコントローラ９０は、圧縮音声データのブロック単位内のエラーの有無を調べ、エラー有りの場合は当該エラーを含むブロック単位を所定回数再再生し、複数回再生されたデータから新再生データを生成する。 - 特許庁

This bus system 1 comprises: a plurality of buses 11a, 11b; bridges 12a, 12b connecting the buses 11a, 11b; the memory 13 storing the data; the memory controller 14 directly accessing the memory 13; the bus master 15 requiring the writing or reading of the data; and a writing completion notifying device 16.例文帳に追加

バスシステム(1)は、複数のバス(11a,11b)、バス(11a,11b)を接続するブリッジ(12a,12b)、データを記憶するメモリ(13)、メモリ(13)に直接アクセスするメモリコントローラ(14)、データの書き込みや読み出しを要求するバスマスタ(15)、および、書き込み完了通知器(16)より成る。 - 特許庁

This memory controller 10 consists of a bus I/F 12, an address decoding part 14, a buffer writing controlling part 16, a buffer A 18, a buffer B 20, a memory reading request controlling part 22, a memory controlling part 24 and a memory 26.例文帳に追加

メモリ制御装置１０は、メモリ制御装置１０は、バスＩ／Ｆ１２、アドレスデコード部１４、バッファ書き込み制御部１６、バッファＡ１８、バッファＢ２０、メモリ読み出し要求制御部２２、メモリ制御部２４、及びメモリ２６で構成されている。 - 特許庁

A built-in memory of small capacity and high band width is used for a graphic memory 7 connected to the graphic memory controller 6 and a general purpose memory having capacity larger than that of the graphic memory 7 and having low band width is used for a system memory 9.例文帳に追加

そして、グラフィックメモリコントローラ６に接続されるグラフィックメモリ７は、小容量で、且つ高バンド幅の内蔵メモリを用い、一方、システムメモリ９は、このグラフィックメモリ７よりも大容量で、且つ低バンド幅の汎用のメモリを用いる。 - 特許庁

To prevent, on a chip set having a plurality of processors, an IO hub, and a memory controller connected thereto, propagation of a failure within a section of the whole system divided to a plurality of sections to other sections during operation of OS on each section.例文帳に追加

複数のプロセッサ・IOハブ・メモリコントローラを接続するチップセット上で、システム全体が複数の区画に分割されてそれぞれの区画上でOSが稼動している時に、区画内の障害が他の区画に伝播しないようにする。 - 特許庁

To provide a memory controller including a function for reducing a response delay time when storing a management table in a nonvolatile memory and for restoring the management table from information stored in the nonvolatile memory after a data recording apparatus is powered off.例文帳に追加

管理テーブルを不揮発性メモリに保存する時の応答遅延時間を縮減し、データ記録装置の電源遮断後に、不揮発性メモリに保存した情報から管理テーブルを復元する機能を備えるメモリコントローラを提供する。 - 特許庁

The memory controller 13 of the memory system 10 notifies an arbiter 17 on the bus of bank information which includes page open information of each bank in a memory 11, and information of the banks, rows, and reading/writing, or the like, which are the requested information within a request queue 15.例文帳に追加

メモリシステム１０は、メモリコントローラ１３がメモリ１１の各バンクのページオープン情報を含むバンク情報、リクエストキュー１５内のリクエスト情報であるバンク、ロウ、リードライト等の情報をバス上のアービタ１７に通知する。 - 特許庁

In the requirement of the burst access from the DMA to the system memory 20, the memory controller 11 conducts the access to the bank 1 of the system memory 20 by the burst length 4, or an access to a bank 2 of the system memory 20 by a burst length 8.例文帳に追加

一方、ＤＭＡからシステムメモリ２０へのバーストアクセスの要求であれば、メモリ制御装置１１は、システムメモリ２０のバンク１に対してバースト長４でアクセスし、或いは、システムメモリ２０のバンク２に対してバースト長８でアクセスする。 - 特許庁

The memory controller converts a controller output signal outputted by the controller to a memory input signal which can be received by the memory chips corresponding to the operation specification of a memory chip to be operated, and outputs it to the memory chip through a common bus.例文帳に追加

メモリコントローラは、コントローラが出力するコントローラ出力信号を、動作させるメモリチップの動作仕様に応じて、メモリチップが受信可能なメモリ入力信号に変換し、共通バスを介してメモリチップに出力する。 - 特許庁

When the data are written into the volatile memories 22a, 22b of the memory devices 20a, 20b from the memory controller 10, the copying of data is performed from the volatile memories 22a, 22b to the nonvolatile memories 21a, 21b in the memory devices 20a, 20b.例文帳に追加

メモリコントローラ１０からメモリデバイス２０ａ、２０ｂの揮発性メモリ２２ａ、２２ｂにデータが書き込まれると、メモリデバイス２０ａ、２０ｂ内で、揮発性メモリ２２ａ、２２ｂから不揮発性メモリ２１ａ、２１ｂにデータのコピーが行われる。 - 特許庁

The ASIC 102 for image processing is equipped with image processing parts 201-203, buffer memories 204-206 which temporarily store data processed there, and a memory controller 207 which controls writing and reading of data to the memories.例文帳に追加

また、画像処理用ＡＳＩＣ１０２は、画像処理部２０１〜２０３と、そこで処理するデータを一時的に記憶するバッファメモリ２０４〜２０６と、このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントローラ２０７を備えている。 - 特許庁

To reduce the loads of a system to be needed for processing for a master to confirm that shared data are written in a memory through a memory controller when sharing data in a shared region on the memory in multi-master processing.例文帳に追加

マルチマスタ処理においてメモリ上の共有領域でデータを共有する場合に、マスタがメモリコントローラを介して共有データがメモリに書き込まれていることを確認するための処理に必要となるシステムの負荷を軽減する。 - 特許庁

Differently from a 1st display mode of multiple gradations, a memory controller of a signal control circuit which the display device has eliminates writing of a digital video signal of the low rank bits to a memory in a 2nd display mode of decreased gradations.例文帳に追加

多階調の第１の表示モードに対して、階調数を少なくした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁

A MAC-hs processor 101 separates the inputted packet data in MAC-hs PDU units into packet data in RLC and PDU units and outputs them to a common memory controller 102 together with sequence numbers.例文帳に追加

ＭＡＣ−ｈｓ処理装置１０１は、入力されてきたＭＡＣ−ｈｓ ＰＤＵ単位のパケットデータを、ＲＬＣ ＰＤＵ単位のパケットデータに分離して、シーケンス番号とともに共有メモリ制御装置１０２に出力する。 - 特許庁

When a loop detection device 6 detects that the loop is newly accessed, a memory controller 7 notifies a processor 1 of each node such that the processor 1 reads the code from the sub memory 5, and sends a signal to a selector 8 to access the sub memory 5.例文帳に追加

上記ループを再びアクセスしたことがループ検出装置６で検出されると、メモリコントローラ７はサブメモリ５からコードを読み出すように各ノードのプロセッサ１に通知し、また、セレクタ８に信号を送ってサブメモリ５をアクセスさせる。 - 特許庁

That is, when continuous access (the number of times of burst transfer) to the memory controller is unfixed, the number of times of the transfer of the unfixed continuous access performed at present is predicted by the history of the number of times of the transfer in the past, and useless access is reduced.例文帳に追加

すなわち、メモリコントローラへの連続アクセス（バースト転送回数）が不定な時に、過去の転送回数の履歴より、現在行われている不定な連続アクセスの転送回数を予測して、無駄なアクセスを減らすことができる。 - 特許庁

A decoder circuit 17 decodes the bus speed selection signal, and varies the voltage of power supply supplied from a power supply circuit 16 to a system bus 21 connecting the microprocessor 11 and the memory controller 13 based on the decoded value.例文帳に追加

デコード回路１７は、バススピード選択信号をデコードし、そのデコードされた値から、電源回路１６より、マイクロプロセッサ１１とメモリコントローラ１３との間を接続するシステムバス２１に供給される電源の電圧を可変させる。 - 特許庁

The inkjet recorder further comprises a memory the accessing of which is controlled by the memory controller and a control means that sets the access priority order of the head data control circuit to show a high response to the memory access priority order control signal.例文帳に追加

さらに、上記メモリコントローラによってアクセス制御されるメモリと、上記メモリアクセス優先順位制御信号に応じて、上記ヘッドデータ制御回路のメモリアクセス優先順位を高く設定する制御手段とを有する。 - 特許庁

When data read from a memory is the moving processing in the memory, the memory controller omits correction processing when the number of errors is smaller than a threshold or is the threshold or smaller, or executes the correction processing when the number of errors is a threshold or more or exceeds the threshold.例文帳に追加

メモリからのデータリードがメモリ内の引っ越し処理であるとき、エラーの数が閾値未満、又は閾値以下の場合には訂正処理を省略し、エラーの数が閾値以上、又は閾値を超える場合には訂正処理を実行する。 - 特許庁

A NAND flash memory controller CN decides an address of a memory block having data to be written for each NAND flash memory based on a error flag stored in NAND flash memories N-1 to N-n (n: natural number).例文帳に追加

ＮＡＮＤフラッシュメモリコントローラＣＮは、ＮＡＮＤフラッシュメモリＮ−１〜Ｎ−ｎ（ｎは自然数）が記憶するエラーフラグに基づき、書き込み対象のデータがあるメモリブロックのアドレスを各々のＮＡＮＤフラッシュメモリ毎に決定する。 - 特許庁

The memory controller 22 has a function for converting the logical address of the memory 21 into a physical address identifying the memory block, and executes processing to replace the memory block with a preregistered free block in rewriting the memory block.例文帳に追加

メモリコントローラ２２は、メモリ部２１の論理アドレスを、メモリブロックを特定する物理アドレスに変換する機能を有し、メモリブロックの書き換えに際して当該メモリブロックと予め登録されたフリーブロックとを置き換える処理を実行する。 - 特許庁

To provide a memory controller for reducing any excess precharge at the time of performing access to a memory even in a system in which a bank hit access and a bank miss access coexist, and for improving the system performance as the result.例文帳に追加

バンクヒットするアクセスとバンクミスするアクセスが混在するようなシステムにおいてもメモリのアクセス時における余分なプリチャージを減らすことができ、その結果システム性能の向上を図ることができるメモリ制御装置を提供する。 - 特許庁

A memory controller (CTL) updates a count value (CV) based on the assignment of a new logical block (LB) to the PB, and writes the count information (CI) to be determined based on the count value in a PB to which the new LB has been assigned.例文帳に追加

メモリコントローラ（ＣＴＬ）は、ＰＢに対する新たな論理ブロック（ＬＢ）の割り当てに基づいてカウンタのカウント値（ＣＶ）を更新し、そのカウント値を基に決定されるカウント情報（ＣＩ）を、新たなＬＢが割り当てられたＰＢに書き込む。 - 特許庁

An image recording and reproducing apparatus 1 is provided with a signal processing and resolution conversion section 11, an image converter 12, a first memory 13, a second memory 15, a memory controller 14, a video signal processor 16, a compression/expansion section 17, and a magnetic recoder/reproducer 18.例文帳に追加

画像記録再生装置１に、信号処理・解像度変換部１１、画像変換手段１２、第１メモリ１３、第２メモリ１５、メモリコントローラ１４、ビデオ信号処理部１６、圧縮・伸長部１７、磁気記録・再生部１８を設ける。 - 特許庁

A memory controller of a signal control circuit that the display device has eliminates writing of a digital video signal to lower-order bits of a memory in a second display mode having less gray scales than a first display mode of multiple gray scales.例文帳に追加

多階調の第１の表示モードに対して、階調数を少なくした第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、メモリへの下位ビットのデジタルビデオ信号の書き込みを無くす。 - 特許庁

The memory controller 104 includes a plurality of ECC circuits 105 and 106 having different error correcting ability, and an ECC table 107 where information to show the correspondence relationship between the kind of flash memories 103 and the plurality of ECC circuits is stored.例文帳に追加

メモリコントローラ１０４は、誤り訂正能力の異なる複数のＥＣＣ回路１０５および１０６と、フラッシュメモリ１０３の種類と複数のＥＣＣ回路との対応関係を示す情報を格納したＥＣＣテーブル１０７とを備えている。 - 特許庁

In the case where the check target block is detected, the memory controller 3 performs error detection processing on each of pages included in the check target block and checks the presence/absence of an error page in which an error exceeding an error threshold value EBth is detected.例文帳に追加

メモリコントローラ３は、検査対象ブロックが検出された場合、検査対象ブロックに含まれる各ページに対してエラー検出処理を行い、エラー閾値ＥＢｔｈを超えるエラーが検出されたエラーページが存在するか否かを検査する。 - 特許庁

The memory controller combines the data of a plurality of the matched filters stored in the second memory, and switches data according to the output of the pass detector as to whether the data should be read as single and continuous data or as individual and independent data.例文帳に追加

メモリ制御部は，第２のメモリに格納された複数のマッチドフィルタのデータを結合して単一の連続したデータとして読み出すか個別の独立したデータとして読み出すかパス検出部の出力に応じて切り替えるよう構成する。 - 特許庁

To provide a memory controller and a memory control method for surely controlling the consistency of a cache even at the time of constructing a multi-processor system by using a processor which does not notify information related with cache ejection processing.例文帳に追加

キャッシュ排出処理に関する情報を通知しないプロセッサをもちいてマルチプロセッサシステムを構築した場合であっても確実にキャッシュの整合性制御をおこなうことができるメモリ制御装置およびメモリ制御方法を提供すること。 - 特許庁

When the capacity of the unrecorded part is deficient and the recording is not available, the memory controller checks the erasure instruction data and performs main erasure processing wherein image data with the oldest history are sequentially erased and records the photographed image after reserving the unrecorded part.例文帳に追加

未記録部分の容量が足りずに記録できない場合には消去指示データを調べて一番履歴の古い画像データから順番に消去する本消去処理を行い、未記録部分を確保した後に撮影画像を記録する。 - 特許庁

When the error of the storage data 50 exceeds the error correction capability, the memory controller 3 reads out storage data 70 to be back-up data of the storage data 50 from a back-up area 42 and outputs entity data contained in the storage data 70.例文帳に追加

格納データ５０のエラーがエラー訂正能力を超えている場合、メモリコントローラ３は、格納データ５０のバックアップデータである格納データ７０を、バックアップ領域４２から読み出し、格納データ７０に含まれる実体データを出力する。 - 特許庁

The count value is compared with a threshold set in a packet counter (S206) and when the count value exceeds the threshold (S206:YES), counting the number of times of responding is stopped (S207), and a memory controller sets the operating mode of the memory to a self-refresh mode (S208).例文帳に追加

このカウント値とパケットカウンタに設定された閾値とを比較し（Ｓ２０６）、カウント値が閾値を超過しているとき（Ｓ２０６、ＹＥＳ）、応答回数の計測を中止し（Ｓ２０７）、メモリコントローラがメモリの動作モードをセルフリフレッシュモードに設定する（Ｓ２０８）。 - 特許庁

An overlap line control section 161b compares the number of counts by a line counter 161a with the number of overlap lines BLINE3, performs output request to a data output section 160 until they match each other, and performs read request to a memory controller.例文帳に追加

重複ライン制御部１６１ｂは、ラインカウンタ１６１ａによるカウント数と重複ライン数BLINE3とを比較し、これらが一致するまでデータ出力部１６０に対して出力要求を行い、メモリコントローラに対してはリード要求を行う。 - 特許庁

In order to address the cell array select the write data to be written into the cell array and to be read out of the cell array, command and/or decided address signals supplied by the memory controller are supplied to the cell array (10), and addressing and selector circuits (11-14).例文帳に追加

上記セルアレイ（１０）をアドレス指定し、書き込み、かつ読み出されるデータを選択するために、メモリコントローラから供給されたコマンドおよび／または復号されたアドレス信号が、セルアレイ（１０）とアドレッシングおよびセレクタ回路（１１〜１４）に供給される。 - 特許庁

A control section 19 skip-reproduces data of an introduction part of a music item recorded on an optical disk 1 and a memory controller 21 compares data of the introduction part with data of an introduction part having already been stored in a memory 20 to decide whether or not they are coincident with each other.例文帳に追加

制御部１９は、光ディスク１に記録された曲のイントロ部のデータをスキップ再生し、メモリコントローラ２１は、このイントロ部のデータと既にメモリ２０に記録されているイントロ部のデータとを比較し、一致するか否かの判定を行う。 - 特許庁

A DMA timing control circuit 108 outputs an address issue enable signal AVARID in response to requests REQ1 to 3 from respective channels 121 to 123 and allows a memory controller 130 to issue addresses to a DRAM 131 and an SRAM 132.例文帳に追加

ＤＭＡタイミング制御回路１０８は、各チャンネル１２１〜１２３からのリクエストＲＥＱ１〜３に応じてアドレス発行許可信号ＡＶＡＲＩＤを出力してメモリ・コントローラ１３０にＤＲＡＭ１３１およびＳＲＡＭ１３２へのアドレス発行を許可する。 - 特許庁

The printer 10 comprises: a printer engine 11; an operation panel 12; an external I/F 13; a RAM 14; a ROM 15; and an ASIC 17 to which a CPU 16 is connected and which includes a signal generation circuit 171; an IO controller 172; a memory controller 173; and a measuring circuit 174.例文帳に追加

印刷装置１０は、印刷エンジン１１，操作盤１２，外部Ｉ／Ｆ１３，ＲＡＭ１４，ＲＯＭ１５，及び、ＣＰＵ１６が接続されたＡＳＩＣ１７内に、信号生成回路１７１，ＩＯコントローラ１７２，メモリコントローラ１７３，及び、計測回路１７４を備える。 - 特許庁

At this time, a voltage Vcc is supplied from the PC 2 and a supply voltage VDD to the CPU 11, memory controller 12, a memory 13, a decoder 14, a DAC 15, a headphone amplifier 16, etc., is set to a voltage which is higher than in reproduction.例文帳に追加

このとき、ＰＣ２側から電圧Ｖｃｃが供給されて、ＣＰＵ１１、メモリコントローラ１２、メモリ１３、デコーダ１４、ＤＡＣ１５、およびヘッドホンアンプ１６等の各部への供給電圧ＶＤＤは、再生中よりも高い電圧に設定される。 - 特許庁

To provide a memory controller which has simple and inexpensive constitution and can be flexibly adaptive to a difference in capacity of a mounted memory, securely performs limit writing even for access from a shadow area, and securely detects a fault such as a runaway of a program.例文帳に追加

簡単安価な構成により、実装メモリの容量の違いに柔軟に対処でき、シャドウ領域からのアクセスに対しても書き込み制限を確実に行なえ、プログラムの暴走などの不具合を確実に検出することができるようにする。 - 特許庁

To provide a cache memory controller capable of performing invalidation processing, copy-back processing of only a data block in an area specified by a single request from a CPU, reducing processing time required for invalidation and copy-back and enhancing use efficiency.例文帳に追加

ＣＰＵからの１回の要求により指定した領域内のデータブロックのみをインバリデート処理、コピーバック処理することができ、インバリデートやコピーバックに要する処理時間を削減し、使用効率を高めることができるキャッシュメモリ制御装置を得る。 - 特許庁

To provide a clock signal control method and device of a synchronous memory, a synchronous memory controller and a synchronous memory for reducing power consumption with high precision by controlling the supply of a clock signal to the synchronous memory to the minimum.例文帳に追加

同期型メモリへのクロック信号の供給を必要最低限に制御することで、高い精度で消費電力を削減できる同期型メモリのクロック信号制御方法および装置、同期型メモリ制御装置、並びに、同期型メモリを提供する。 - 特許庁

A controller that includes a memory controller and a memory controlled by a memory PHY and is operable in a normal mode and a power-saving mode, includes: a block A to be powered off in the power-saving mode; and a block B not to be powered off in the power-saving mode.例文帳に追加

メモリーコントローラー及びメモリーＰＨＹにより制御されるメモリーを備え、通常モード及び省電力モードで動作可能なコントローラーは、省電力モードにおいて、電源オフされるブロックＡと電源オフされないブロックＢとを含む。 - 特許庁

An SoC connected to an SDRAM controlled by a memory controller and a memory PHY and operable in a normal mode and a power-saving mode, includes: a block A to be powered off in the power-saving mode; and a block B not to be powered off in the mode.例文帳に追加

メモリーコントローラー及びメモリーＰＨＹにより制御されるＳＤＲＡＭと接続し、通常モード及び省電力モードで動作可能なＳｏＣは、省電力モードにおいて電源オフされるブロックＡ及び電源オフされないブロックＢを含む。 - 特許庁

To provide a memory controller and a memory control method for efficiently operating the reading of read data even when the reading of read data from a storage medium is operated at a sequence mismatching section in a series of read request.例文帳に追加

記憶媒体からのリードデータの読み出しが、一連のリード要求における順序不整合部分で行われるような場合であっても、リードデータの読み出しを効率よく動作させることが可能なメモリ制御装置及びメモリ制御方法を提供する。 - 特許庁

With such a PC therefore, even when the memory module 13 is not packaged in the memory socket 14, the disturbance of a signal, namely, the reflection of a signal to be transmitted/received between the memory controller 7 and the on-board memory 12 can be suppressed as much as possible.例文帳に追加

したがって、パソコン１によれば、メモリソケット１４にメモリモジュール１３が装着されていない場合でも、メモリコントローラ７とオンボードメモリ１２との間を伝送される信号の波形の乱れ、つまり信号の反射を極力抑えることができる。 - 特許庁