「リセット回路」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

トリガパルス発生回路７０は、抵抗ＲＴとコンデンサＣＴとで形成される充放電波形を用いてトリガパルスを発生し、コンパレータ１２２へ供給するので、スイッチ素子Ｑ２に流れる電流が小さい軽負荷モード時でも、コンパレータ１２２は安定してリセット信号を出力できる。例文帳に追加

A trigger pulse generating circuit 70 generates a trigger pulse using charging and discharging waveforms formed by the resistor RS and a capacitor CT and supply it to the comparator 122, so that the comparator 122 can output a reset signal in a stable manner even when a current flowing in the switching element Q2 is at a small light load mode. - 特許庁

充てん比を高めることと、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、リセット雑音や暗電流の防止と、電荷共有現象が発生せず、暗電流ソースを最小化して、サチュレーション及び感度の低下を防止することのできるイメージセンサ及びその製造方法を提供する。例文帳に追加

To provide an image sensor and a manufacturing method thereof, which can prevent a reset noise and a dark current and causes no charge sharing phenomenon by increasing a fill-ratio and providing a smooth movement path for photocharges between a photodiode and a readout circuitry, and can prevent saturation and a decrease in sensitivity by minimizing a dark current source. - 特許庁

各々のＣＰＵを備える複数のＣＰＵシステムにおいて、データＩ/Ｏライン、リセットライン及びクロックラインなどを備える特定のデバイスを別のスイッチングロジックや追加の回路無しに２つのＣＰＵシステムでそれぞれ独立してアクセスできるようにするデバイスの共有方法及び装置を提供する。例文帳に追加

To provide a method for sharing a device allowing a specific device equipped with a data I/O line, a reset line, a clock line and the like to be respectively independently accessible by two CPU systems without using a separate switching logic or an additional circuit, in a plurality of CPU systems each equipped with a CPU, and a system therefor. - 特許庁

先頭機能ブロック１２０のリセット制御部１２３は、入力される各ピクセルデータに対して、該ピクセルデータが末尾のピクセルデータであるか否かを示すアトリビュート信号を生成するアトリビュート信号生成回路１２６を有し、このアトリビュート信号を、相対応するピクセルデータと同期して転送することによりピクセルデータに付属させる。例文帳に追加

A reset control unit 123 of a head function block 120 includes an attribute signal generation circuit 126 generating attribute signals indicating whether or not each pixel data to be inputted is the pixel data at the end, and transfers the attribute signals by synchronizing them with corresponding pixel data so as to be made attached thereto. - 特許庁

ホストコンピュータ１からＡＴＡバス２を介して接続されるデバイスのＡＴＡ／ＡＴＡＰＩリセット動作において、マスターデバイス７がスレーブデバイス６からのＡＴＡバス２上の信号を監視し、前記バス上のＤＡＳＰ−信号とＰＤＩＡＧ−信号のアサート状態を検出すると、ＡＴＡバス２上のＩＮＴＲＱ信号をアサートするインターフェース回路を設ける。例文帳に追加

In the ATA/ATAPI reset action of the device connected from the host computer 1 via the ATA bus 2, the master device monitors a signal on the ATA bus 2 from the slave device 6, and an interface circuit, which asserts an INTRQ signal on the ATA bus 2 in detection of an assert condition of a DASP-signal and a PDIAG-signal on the ATA bus, is installed. - 特許庁

電源投入後、パワーオン検知レベルに到達するまではローレベルのパワーオンリセット信号ＰＷＯＮＲＳＴｎが出力され、インバータＩＮ１１で反転された後、コマンド１又は２と同様にＮＯＲ回路ＮＲ１１に入力されることで、ステータスがビジー状態に設定される。例文帳に追加

A power-on reset signal PWONRSTn of a low level is outputted until voltage reaches a power-on detecting level after a power source is applied, after the signal is reversed by an inverter IN11, a status is set to a busy state by inputting it to a NOR circuit NR11 in the same way as a command 1 or 2. - 特許庁

さらに位相周波数比較器１１がＵＰパルスを出力していると、最小遅延時間検出信号Ｋ２とＵＰパルスとの２ＮＯＲ論理（否定論理和回路２１）によりクロックがＵＰパルスカウンタ１９に伝達し、Ｈレベルのロックはずれ検出信号Ｋ３が出力され、リセット期間保持カウンタ１７にＬレベルが入力される。例文帳に追加

When a phase frequency comparator 11 outputs an UP pulse, 2 NOR logic (NOR circuit 21) of the minimal delay time detection signal K2 and the UP pulse communicates a clock to an UP pulse counter 19, a lock-off detection signal K3 at an H level is outputted, and an L level is inputted to a reset period hold counter 17. - 特許庁

閾値補正機能を有する画素回路１６において、ＥＬ電源Ａ又はリセット電源を供給するトランジスタ１１ｐ及び１１ｑを複数の画素で共有し、複数の画素に対して１つとすることで、閾値補正機能を損ねることなく、１画素当たりのトランジスタ数を削減し、表示領域の全画素の平均で、１画素当たりのトランジスタ数を減らすことができた。例文帳に追加

In a pixel circuit 16 having the threshold correcting function, transistors 11p and 11q supplied with EL electric power or reset electric power are shared by a plurality of pixels to be put together in one, and consequently the number of transistors for each pixel is decreased without spoiling the threshold correcting function to decrease the number of transistors for each pixel on the average of all pixels in a display area. - 特許庁

半導体集積回路のデジタル温度情報生成装置において、リセット信号に応答して、温度による第１制御信号の周期変化に対応するタイミングに第２制御信号を多重分周する多重分周信号をラッチおよび復号して温度情報を生成する温度情報生成部と、および前記生成された温度情報を出力するためのパッドとを備える。例文帳に追加

The digital temperature information generating apparatus for the semiconductor integrated circuit includes a temperature information generating block that, in response to a reset signal, latches and decodes multiple divided signals obtained by multiple-dividing a second control signal at a timing corresponding to a change in period of a first control signal according to a temperature, and generates temperature information, and pads through which the generated temperature information is outputted. - 特許庁

パワーオン検出回路１８からＯＲゲート１７に出力したパワーオン検出信号ＰＯＮが電源のＯＮ状態であるのでＬレベルで、ストップモード信号ＳＴＯＰがＬレベルであることにより、ＯＲゲート１７は、ＲＳフリップフロップ２０のリセット端子にＬレベルの信号を出力する。例文帳に追加

Since power ON detection signals PON outputted from a power ON detection circuit 18 to an OR gate 17 are at an L level since it is the ON state of a power source and stop mode signals STOP are at the L level, the OR gate 17 outputs the signals of the L level to the reset terminal of an RS flip-flop 20. - 特許庁

単位画素１１の行列状配列の列毎に配される読み出し回路１４Ａにおいて、リセット信号Ｖｐおよび画素信号Ｖｄについてそれぞれ、スイッチ２１によって複数回ずつサンプリングしかつ帰還容量２６で加算するようにし、サンプリングの回数によって増幅率を任意に設定可能な構成とする。例文帳に追加

In a readout circuit 14A arranged in each column of a matrix-shaped array of unit pixels 11, a reset signal Vp and a pixel signal Vd are respectively sampled by a switch 21 a plurality of times each, and addition is performed by a feedback capacitor 26 so that an amplification rate can be optionally set according the number of sampling times. - 特許庁

主マイコン１１１と従マイコン１１２との間で通信が行われているとき、従マイコン１１２が異常データを受信し、それが主マイコン１１１により判別されると、主マイコン１１１により電源遮断回路１１８が動作されて、従マイコン１１２への電源供給が一時中断されて、従マイコン１１２をリセット初期化することができる。例文帳に追加

In communication between the main microcomputer 111 and the slave microcomputer 112, when the slave microcomputer 112 receives abnormal data and such receipt is discriminated by the main microcomputer 111, the power supply interruption circuit 118 is operated by the main microcomputer 111, thereby temporarily suspending the supply of power to the slave microcomputer 112 to reset and initialize the slave microcomputer. - 特許庁

端末画像出力回路１５８は、プレーヤが操作又は所有し得るプレーヤ・キャラクタ画像と付加的キャラクタ画像を表示するための各データ相互の所属関係をリセットし、付加的キャラクタ画像を、表示手段の遊技領域において無所属の付加的キャラクタ画像として表示を行うよう制御する。例文帳に追加

The terminal image output circuit 158 resets the mutual belonging relation of data to display a player's character image and an additional character image which the player can operate or can own and controls the additional character image so as to display it as an independent additional character in the game area of a display means. - 特許庁

モータブレーキのブレーキ故障または駆動プーリシャフトのシャフト破損に起因する過剰速度の場合には、安全回路が開路され、検出システムは、正常運転状態（１の円）から、エレベータケージが、規定された速度プリセットの後に減速されたかどうかが監視される、減速状態（２の円）へ移行される。例文帳に追加

In a case of excessive speed caused by failure of a motor brake or breakage of a driving pulley shaft, a safety circuit is opened, and the detection system is shifted from a normal operation condition 1 to a deceleration condition 2 for monitoring whether the elevator cage is decelerated after the prescribed speed presetting or not. - 特許庁

自己保持回路８は、電源コンセント３０を介して電源の供給を受けている状態でプラグ３とソケット４との間を導通する保持状態と、電源の供給が絶たれた状態でプラグ３とソケット４との間を開放する解除状態とに切替動作しかつそれぞれの状態に保持され、リセットスイッチ９により解除状態から保持状態に復帰される。例文帳に追加

The self-holding circuit 8 is switched over between a holding state conducting between the plug 3 and the socket 4 with power supplied through the power plug outlet 30, and a release state opening between the plug 3 and the socket 4 with power supply cut off, and is kept in each state until it is restored from the release state to the holding state by the reset switch 9. - 特許庁

遊技動作を中心的に制御する主制御部２１は、電源異常信号ＡＢＮ１を受けると、電源異常を示す電断コマンドを演出制御部２２に送信するよう構成され、電断コマンドを受けた演出制御部２２は、これに対応するデータを記憶部に記憶することで、その後に強制リセット回路が機能しても、制御動作が初期状態に戻るよう構成される。例文帳に追加

When a main control part 21 mainly controlling a game operation receives a power abnormality signal ABN1, the main control part transmits a power disconnection command indicating power abnormality to the performance control part 22, and the performance control part 22 having received the power disconnection command stores data corresponding thereto in a storage part, so that the control operation returns to an initial state even if the compulsion reset circuit later functions. - 特許庁

ロジック52はシステムがシャットダウンされる直前にイネーブルされ、電源管理部68から出力された電源オフ信号-SUSCが電源回路５４に入力されるのを阻止すると共に、電源の状態が不良であることを表す信号LAST#PWG#PIIX4を電源管理部68に入力してハードウェアリセットを発生させ、更に電源スイッチ92がオンされたことを表す信号-PERSW#PIIX4を入力する。例文帳に追加

The logic 52 is enabled immediately before the shutdown of a system, interrupts the input of a power OFF signal SUSC outputted from the management part 68 to the circuit 54, inputs a signal LAST#PWG#PIIX4 expressing the defect state of the power supply to the management part 68 to generate hardware reset, and inputs a signal PERSW#PIIX4 expressing the ON of a power supply switch 92. - 特許庁

RSフリップフロップFF１がセット状態にあるとき入力信号Ｓ_inの立ち上がりエッジに応じて ANDゲートAND1の出力信号Ｓ_O が立ち上がり、これに応じて論理回路ＬＣが動作し、所定の時間ｔ_opが経過したあと、出力信号Ｓ_outがハイレベルになり、よってRSフリップフロップFF１がリセットされる。例文帳に追加

When an RS flip-flop FF1 is in a set state, an output signal S0 of an AND gate AND 1 rises in response to a leading edge of an input signal Sin, a logic circuit LC is operated accordingly, an output signal Sout goes to a high level after the lapse of a prescribed time top, and then the RS flip-flop FF1 is reset. - 特許庁

データ更新回路はデータ更新対象のメモリセルの閾電圧を複数の参照電圧の１つであり、上記複数の参照電圧の中の最大値または最小値のいずれでもない所定のリセット参照電圧と一致するように変化させる消去動作を実施し、その後、該メモリセルの閾電圧を該メモリセルの更新後データに対応する参照電圧と一致するように変化させる。例文帳に追加

The data updating circuit performs erasure operation varying threshold voltage of a memory cell of an object of data update so as to coincide with the prescribed reset reference voltage being one of plural reference voltage and being not any of the maximum value or the minimum value out of plural reference voltage, after that, threshold voltage of the memory cell is varied so as to coincide with reference voltage corresponding to data after update of the memory cell. - 特許庁

そして、ボルテージレギュレータ５の立ち上がり時には、電流制限値が小さい第２出力電流制限回路ＭＡ２によって出力トランジスタＭ１の出力電流が制限され、これにより過大な突入電流が流れてボルテージデテクタが電圧を誤検出し、システムが誤ってリセットされるのが防止される。例文帳に追加

Then, at the start-up of the voltage regulator 5, the output current of the output transistor M1 is limited with the second output current limiting circuit MA2 having a smaller current limit value, so that the voltage detector is prevented from detecting a voltage incorrectly when the excessive rush current flows through and the system is prevented from being reset incorrectly. - 特許庁

画素部および転送部における飽和信号の最大値と、ＦＤアンプ部のダイナミックレンジに対し、ＣＣＤ出力以後の信号処理回路におけるダイナミックレンジが最も小さい場合には、ＦＤアンプ部のリセットゲートの電圧レベルを調整することにより、ＦＤアンプ部のダイナミックレンジを制御して調整する。例文帳に追加

By adjusting a voltage level of a reset gate of the FD amplifier part in the case that the dynamic range in a signal processing circuit after CCD output is smallest compared to a maximum value of saturation signals in a pixel part and a transfer part and the dynamic range of the FD amplifier part, the dynamic range of the FD amplifier part is controlled and adjusted. - 特許庁

周波数計測回路は、校正クロックを分周する分周器９と、発振部の出力するクロックをカウントし、分周器の出力によりリセットされるカウンタ４と、所定の目標カウント値を保持するレジスタ５と、カウンタの最大カウント値と目標カウント値とを比較する比較器６と、を備える。例文帳に追加

The frequency measurement circuit is provided with a frequency divider 9 tat frequency-divides the calibration clock, a counter 4 that counts clocks outputted from the oscillation section and is reset by an output of the frequency divider, a register 5 that latches a prescribed target count value, and a comparator 6 that compares the maximum count of the counter with the target count value. - 特許庁

画素回路２は補正用トランジスタＴｒ５を備えており、サンプリング期間に先行して設定された補正期間に動作し、容量部Ｃｓ２に通電して容量部Ｃｓ２が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差を検出する。例文帳に追加

The pixel circuit 2 has a transistor Tr5 for compensation, operates in a compensation period set prior to a sampling period, energizes a capacity part Cs2, shields energization after resetting potential held by the capacity part Cs2 and detects potential difference which appears between a source S and a gate G of the drive transistor Tr2. - 特許庁

画素回路２は補正用トランジスタＴｒ５を備えており、サンプリング期間に先行して設定された補正期間に動作し、容量部Ｃｓ１，Ｃｓ２に通電して容量部が保持していた電位をリセットした後通電を遮断しドライブトランジスタＴｒ２のソースＳとゲートＧ間に現れる電位差を検出する。例文帳に追加

The pixel circuit 2 has a transistor Tr5 for compensation, operates in a compensation period set prior to a sampling period, energizes capacity parts Cs1, Cs2, shields energization after resetting potential held by the capacity parts and detects potential difference which appears between a source S and a gate G of the drive transistor Tr2. - 特許庁

中央演算処理装置２によって制御されるデジタルデータ処理回路１において、自己診断プログラムΩを実行し、デジタル・シグナル・プロセッサＤＳＰ５のレジスタ５１のリセット直後のデフォルト設定値を読出し、この読出し値とデフォルト値を比較して、この素子が正常に動作するか否かの自己診断をする。例文帳に追加

In a digital data processing circuit 1 which is controlled by a central processing unit 2, a self-diagnostic program Ω is executed to read default set value just after the resetting of a register 51 of a digital signal processor DSP 5, and the read value is compared with default value to self- diagnose whether or not this element operates normally. - 特許庁

本発明は、プリセット入力を有する電力管理ルーチンのトリガ専用のタイマ613 、タイマに接続され開始信号に応答してタイマに対するカウント回数をランダムに発生させるように構成されたランダム発生器611 、周辺装置に対する少なくとも１つの電力管理コマンドを発生させる信号発生器、ビデオモニタ中の電力管理回路を含む。例文帳に追加

This system includes a dedicated timer 613 triggering a power management routine with preset input, a random generator 611 which is connected to the timer and generates a count frequency to the timer at random in response to a start signal, a signal generator which generates at least one power management command to a peripheral device, and a power managing circuit in the video monitor. - 特許庁

各画素回路２０Ｒの有機ＥＬ素子２１の発光を開始させた後、リセット期間に第２スイッチングトランジスタＱｓｗ２をオン状態とすることにより、電源電圧Ｖｄｄと保持キャパシタＣ１が駆動用トランジスタＱｄ及び第２スイッチングトランジスタＱｓｗ２を介して電気的に接続される。例文帳に追加

When a 2nd switching transistor Qsw2 is turned on in a reset period after an organic EL element 21 of each pixel circuit 20R starts emitting light, a source voltage Vdd and a holding capacitor C1 are electrically connected to each other through a 2nd switching transistor Qsw2. - 特許庁

トリガパルス発生回路７０は、抵抗ＲＴとコンデンサＣＴとで形成される充放電波形を用いてトリガパルスを発生し、コンパレータ１２２へ供給するので、スイッチ素子Ｑ２に流れる電流が小さい軽負荷モード時でも、コンパレータ１２２は安定してリセット信号を出力できる。例文帳に追加

Since a trigger pulse generating circuit 70 generates a trigger pulse using charging and discharging waveforms formed by the resistor RS and a capacitor CT and supply it to the comparator 122, the comparator 122 can output a reset signal in a stable manner even when a current flowing in the switching element Q2 is at a small light load mode. - 特許庁

データ選択回路２１はデータ信号Ｄ０、クロック信号ＣＬＫ、及びリセット信号ＲＳＴを入力し、クロック信号ＣＬＫの立ち上がりエッジでラッチされたデータ信号Ｄ０をデータ信号ＤＳａとして出力し、クロック信号ＣＬＫの立ち下がりエッジでラッチされたデータ信号Ｄ０をデータ信号ＤＳｂとして出力する。例文帳に追加

The data selection circuit 21 inputs a data signal DO, a clock signal CLK, and a reset signal RST, outputs the data signal DO latched at the rising edge of the clock signal CLK as a data signal DSa, and outputs the data signal DO latched at the trailing edge of the clock signal CLK as a data signal DSb. - 特許庁

磁気軸受の制御を行う第１プロセッサー４０およびその周辺回路３０と、磁気軸受の制御以外を行う第２プロセッサー５０を備えた構成とし、第２プロセッサー５０に、第１プロセッサー４０の暴走および、磁気軸受の制御不良の監視する機能、第１プロセッサー４０をリセットする機能、第１プロセッサー４０のメモリ照合する機能等を持たせる。例文帳に追加

The function of monitoring run-away of the first processor 40 and the control failure of the magnetic bearing, the function of resetting the first processor 40, and the function of collating a memory of the first processor 40, are imparted to the second processor 50. - 特許庁

第２のＬＣＤドライバ２００からＬＣＤ３００にリセットコマンドが送信されて第２のドライバ２００による表示駆動が停止し、その後マイコン１００がスリープ状態となる場合に、マイコン１００は、スイッチ回路４００を制御して第２のＬＣＤドライバ２００の電源供給を停止する。例文帳に追加

When a reset command is sent from the second LCD driver 200 to the LCD 300 and the microcomputer 100 is put into a sleep state after the display driving by the second driver 200 is stopped, the microcomputer 100 controls the switching circuit 400 to stop the power supply to the second LCD driver 200. - 特許庁

制御回路１９は、まず、第１及び第２のスイッチ１５、１６を制御して位相同期ループを作動させ、所定のチャネルに対応した周波数の局部発振信号がＶＣＯ１３により生成されるごとに、Ａ／Ｄ変換器１７から電圧信号データを取り込み、プリセット電圧データとして記憶する。例文帳に追加

A control circuit 19 controls first and second switches 15, 16 to operate a phase-locked loop, and each time when a local oscillation signal whose frequency corresponds to a specified channel is generated by a VCO 13, acquires voltage signal data from an A/D converter 17 and stores the data as preset voltage data. - 特許庁

強制アンロック制御部４は活性状態のリセット信号ＲＴの入力時に動作状態となり、非常事態判定情報Ｅ１に基づき、衝突事故等の非常事態の有無を判定し、非常事態を判定するとアンロックを指示する強制アンロック制御信号Ｓ４を駆動回路５に出力する。例文帳に追加

A forcible unlock control part 4 is turned to an operation state when the active state reset signal RT is inputted, determines the presence/absence of an emergency such as a collision accident on the basis of emergency determination information E1, and outputs a forcible unlock control signal S4 for instructing unlock to a drive circuit 5 when determining the emergency. - 特許庁

電流源ＩＳ０と充電用コンデンサＣ０からなる直列回路の接続点の信号が、遅延用スイッチング素子であるトランジスタＰ０を経由して、パワーオンリセット信号を出力するインバータＩＮＶ０に入力されており、トランジスタＰ０のゲート電位を制御するゲート電位制御手段１を有する。例文帳に追加

A signal in a connection point of a serial circuit composed of a current source IS0 and a charging capacitor C0 is inputted to an inverter INV0 which outputs a power-on reset signal via a transistor P0 that is a delay switching element, and there is included a gate potential control means 1 for controlling the gate potential of the transistor P0. - 特許庁

その論理モデル１０は、電圧発生回路２０の動作をトリガするトリガ信号ｐｒｅＶＰ１を生成するトリガ信号生成部４０と、クロック信号ＣＬＫに基づいてカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を変化させるカウンタ部６０と、トリガ信号ｐｒｅＶＰ１が変化する毎にカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を初期値にリセットする初期化部５０とを備える。例文帳に追加

The logic model 10 comprises a trigger signal generation part 40 generating a trigger signal preVP1 for triggering operation of the voltage generation circuit 20, a counter part 60 changing a counter variable (RISE, FALL) based on a clock signal CLK, and an initialization part 50 resetting the counter variable (RISE, FALL) to an initial value every time the trigger signal preVP1 is changed. - 特許庁

ＣＣＤ２の駆動信号のうち周波数の高い水平転送パルスφＨ1、φＨ2、リセットパルスφＲはクロック信号ＣＬＫで動作する駆動信号生成回路１１で生成され、周波数の低い他の駆動信号はクロック信号ＭＣＫで動作するＤＳＰ１３で生成され、ＣＣＤ２に与えられる。例文帳に追加

Horizontal transfer pulses ϕH1 and ϕH2 and a reset pulse ϕR whose frequencies are high among the driving signals of a CCD 2 are generated by a driving signal generating circuit 11 operating with a clock signal CLK, and the other driving signals whose frequencies are low are generated by a DSP 13 operating with a clock signal MCK, and applied to the CCD 2. - 特許庁

出力トランジスタＱ１３，Ｑ１４を同時にオン動作状態にする異常論理状態（“Ｈ”、“Ｌ”）が所定期間継続すると異常論理検出回路８ａによってリセット用トランジスタＱ１６がオン駆動され、接続点Ｎ１３はＧＮＤに接続され、出力トランジスタＱ１３がオフ動作を行う。例文帳に追加

When an abnormal logical state ('H', 'L') which makes the output transistors Q13 and Q14 go simultaneously to the on- operation state continues for a prescribed period, the abnormal logic detection circuit 8a drives a reset transistor Q16 to be turned on, the connection point N13 is connected to GND, and the output transistor Q13 performs the off operation. - 特許庁

ＷＤ監視回路１２に、常態で放電され、ＣＰＵ１０が所定周期で発するＷＤ信号が供給された場合に充電されるコンデンサ２６と、コンデンサ２６の電圧を基準電圧と比較し、コンデンサ２６の電圧が基準電圧まで低下した場合にＣＰＵ１０にリセット起動を要求する信号を供給するヒス付きコンパレータ２４と、を設ける。例文帳に追加

A WD monitoring circuit 12 is provided with a capacitor 26 that is discharged in a normal state and charged when a WD signal issued by a CPU 10 in a prescribed cycle is supplied, and a comparator with hysteresis 24 for comparing the voltage of the capacitor 26 with a reference voltage and requesting the CPU 10 to perform reset start when the voltage of the capacitor 26 falls down to the reference voltage. - 特許庁

このダウンロード中に、例えば、電源監視回路１０９が電源異常を検知してダウンロードが中断されたとき、通信コプロセッサは、メインプロセッサを強制リセットするとともに、通信コプロセッサとフラッシュメモリとを接続するバスを活性状態として、プログラムをメインプロセッサを介さずにフラッシュメモリ１０４にダウンロードする。例文帳に追加

When a power monitor circuit 109 detects the abnormality of power during down loading and down loading is interrupted, for example, the communication coprocessor compulsorily resets the main processor, sets a bus connecting the communication coprocessor and a flash memory to be an active state and down-loads the program on the flash memory 104 without the aid of the main processor. - 特許庁

ソフトスタートリセット回路１３０は、エラーアンプ１１０の入力に平行して設置されるコンパレータ１３１と、コンパレータ１３１の入力にオフセットを与えるオフセット電圧１３２と、コンパレータ１３１の比較結果に従ってオンオフし、出力ショート時にオンしてコンデンサＣをディスチャージするＮＰＮトランジスタ１３３とを備える。例文帳に追加

The soft start reset circuit 130 comprises a comparator 131 installed in parallel with input of the error amplifier 110, an off-set voltage 132 giving an off-set to input of the comparator 131 and an NPN transistor 133 which is turned on and off according to the comparison results of the comparator 131 and is turned on at the time of the short circuit to discharge a capacitor C. - 特許庁

また、低電圧検出回路２は、電源電位がＲＡＭ保持電圧より若干高い低電圧検出電位以下になったか否かを検出し、リセット時に電源電位が低電圧検出電位以下にならなかった場合に、電源電位がＲＡＭ保持電圧以上を保持していて、ＲＡＭのデータが保持されていることを保証する。例文帳に追加

Also, a low voltage detecting circuit 2 detects whether or not a power potential is made slightly higher low voltage detecting potential than RAM holding voltage or less, when the power potential does not become a low voltage detecting potential or less, the power potential is held at a RAM holding voltage or more, thereby surely holding data of the RAM. - 特許庁

ゼロクロス検出回路１０により商用交流電圧波形のゼロクロスに応じたパルス信号を発生させ、位相制御のために使用されるＰＷＭ制御信号生成部１１に内蔵されているパルス信号生成機能を利用し、ゼロクロス検出信号のエッジから８．７ｍｓ後に所定幅のリセット用パルスを発生させる。例文帳に追加

A pulse signal is generated in response to the zero cross of a commercial alternating current voltage waveform by a zero-cross detecting circuit 10, a prescribed width of reset pulse is generated after 8.7ms counted from an edge of a zero-cross detecting signal, using a pulse signal generation function incorporated in a PWM control signal generation part 11 used for the phase control. - 特許庁

このパルス電源装置は、三つのユニットコア３１〜３３および各ユニットコアごとに巻かれたバイアス用巻線３７〜３９を有する磁気スイッチ３０と、この磁気スイッチ３０のバイアス用巻線３７〜３９にユニットコア３１〜３３のリセット用のバイアス電流を流すバイアス電源回路５０とを備えている。例文帳に追加

A pulse power unit is provided with a magnetic switch 30, having three unit cores 31-33 and windings 37-39 for biasing wound at every unit core and a bias power source circuit 50 which makes bias currents for resetting the cores 31-33 flow to the windings 37-39 of the switch 30. - 特許庁

この際、スクライブＰＡＤからマンチェスタ符号化信号を供給し、クロック分周回路から供給される分周クロックによってデコードし、モードレジスタの試験モードのレジスタの値の設定を行い、外部リセットのアサート、ネゲートを実施することにより、モードレジスタに設定した試験モードになり、スクライブＰＡＤからのチップ内部の試験を実施することが可能になる。例文帳に追加

Further, the register value of the test mode of the mode register of its chip area is set, and moreover, by executing the assertion and the negation of the external reset terminal of its scribe PAD, the test mode set in the mode register of its chip area is so established that the inside test of its chip area can be executed from its scribe PAD. - 特許庁

異なるタイミングにおいて、画素駆動回路は、それぞれ、三つの薄膜トランジスタ２２，３２、３４、を蓄積容量４０と液晶容量４２とのスイッチとし、まず、蓄積容量に対して、十分の電量を充電し、また、液晶容量に対して放電し、最後に、蓄積容量４０と液晶容量との電荷をリセットすることにより、液晶容量に対して、充電する目的を達成する。例文帳に追加

The pixel drive circuit uses three thin film transistors 22, 32, and 34 as switches for a storage capacitor 40 and a liquid crystal capacitor 42 in different timings, and the pixel drive circuit also sufficiently charges the storage capacity and discharges the liquid crystal capacity first, and lastly resets electric charges to the storage capacity 40 and the liquid crystal capacity, thereby charging the liquid crystal capacitor. - 特許庁