「16 ビット」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

Ｉ／Ｆブリッジ部１６は、受信用レジスタ３４に受信データ（８ビットデータ）を格納次第、ホストコンピュータ８及びインターフェース１５の間で１サイクル分のデータ通信が終了していなくても、先行してリクエスト信号REQ1をバスマスタ１９に出力する。例文帳に追加

As soon as the I/F bridge part 16 stores the received data (8-bit data) in a receiving register 34, the I/F bridge part 16 precedingly outputs a request signal REQ1 to the bus master 19 even if data communication corresponding to one cycle is not completed between a host computer 8 and the interface 15. - 特許庁

入力となるＭＰＥＧ２の画像圧縮情報を示すビットストリームにおけるＭＰＥＧ２の１６×１６の動きベクトルを入力とし、ＭＰＥＧ４の８×８の動きベクトル及びＭＰＥＧ４の１６×１６の動きベクトルを生成する動きベクトル変換装置において、符号化効率の判定に伴う演算量を削減することのできる動きベクトル変換装置を得る。例文帳に追加

To provide a moving vector transformation device capable of reducing operation quantity for judging the efficiency of encoding as to a moving vector transformation device for inputting 16×16 moving vectors of MPEG2 in a bit stream indicating MPEG2 image compression information to be inputted and generating 8×8 moving vectors of MPEG4 and 16 × 16 moving vector of MPEG4. - 特許庁

サロゲートコード位置《ユニコードにおける D800-DFFF のコード位置; 16 ビットで表わせる範囲外の文字を UTF-16 で表わすのに用いられる; D800-DBFF の部分 1024 個 を上位サロゲート, DC00-DFFF の部分 1024 個 を下位サロゲートといい, 上位サロゲートに下位サロゲートを続けた 4 バイトの組み合わせで約 100 万の文字を表現できる》例文帳に追加

a surrogate code point  - 研究社 英和コンピューター用語辞典

は、標準的な 16進数とコロンの形式で書かれた 48ビットのEthernet ホストアドレス asc を、ネットワークでのバイト順 (byte order)のバイナリデータに変換し、静的に割り当てられたバッファに格納されたデータへのポインタを返す。 このバッファは、これ以降の関数呼び出しで上書きされる。例文帳に追加

converts the 48-bit Ethernet host address asc from the standard hex-digits-and-colons notation into binary data in network byte order and returns a pointer to it in a statically allocated buffer, which subsequent calls will overwrite.  - JM

2バイトの行列形式のインデックス(2-byte matrix indexing)ではなく、線形インデックス(linear indexing)で定義されたフォントについては、各XChar2b 構造体は byte1 が最上位バイトである16ビットの数と解釈される。 フォントにデフォルト文字が定義されていない場合、文字列中の未定義文字の寸法は全て 0 として扱われる。例文帳に追加

For fonts defined with linear indexing rather than 2-byte matrix indexing, each XChar2b structure is interpreted as a 16-bit number with byte1 as the most significant byte.If the font has no defined default character, undefined characters in the string are taken to have all zero metrics. - XFree86

ノーマルセルアレイブロックＢＬＫ１〜ＢＬＫ１６はそれぞれ８Ｋサイクルのリフレッシュ周期に対応する１３ビットのロウアドレスＲＡ１〜ＲＡ１３により行選択がなされ、選択された行のリフレッシュ動作が順次行われる。例文帳に追加

A row of normal cell array block BLK1 to BLK 16 is selected by 13-bit row address RA1 to RA13 corresponding to respective refresh cycles of 8K cycle, and refresh operation of the selected row is carried out sequentially. - 特許庁

制御信号生成器１６は各セレクタ回路１８に、選択すべきビットの番号を示すセレクト信号を入力するとともに、各アンド回路２０に、セレクタ回路１８から入力されたデータが有効か無効かを示す信号を入力する。例文帳に追加

A control signal generator 16 inputs a select signal showing the number of bit to be selected into each selector circuit 18, and inputs a signal showing whether the data inputted from the selector circuit 18 is effective or ineffective into each AND circuit 20. - 特許庁

同期／データ選択器１８は、ＦＥＣデコーダ１６からのビットストリームデータを復号して、ビデオストリーム、音声ストリーム、データ／テキストストリーム、復号及び表示タイミング制御ストリーム並びにクロックリファレンス信号を分離する。例文帳に追加

A synchronizing/data selector 18 of this picture processor decodes bit stream data from an FEC decoder 16 to separatee a video stream, a voice stream, a data/text stream, decoding and displaying timing control stream and a clock reference signal. - 特許庁

更にこのマイコンでは、少なくとも実数演算用サブルーチン１４と整数除算用サブルーチン１６とビット操作用サブルーチン１８の何れかが特定領域１２に配置され、その配置されているサブルーチン１４〜１８へ上記命令ＪＭで分岐するようプログラムが構成されている。例文帳に追加

Furthermore, at least eight of a subroutine 14 for real number arithmetic operation, a subroutine 16 for integer division and a subroutine 18 for bit operation is arranged in the specified area 12 and the program is constituted so that it is branched to the arranged subroutines 14 to 18 at the instruction JM in the microcomputer. - 特許庁

第１比較器１５は現フレームと前フレームとの同じラインのパリティチェック結果を比較する一方、第２比較器１６はビット加算結果を比較し、第１アンドゲート１７は、現フレームと前フレームとの同じラインのデータが同じである場合には「Ｈ」の信号を出力する。例文帳に追加

A first comparator 15 compares parity check results of a current frame and a previous frame and a second comparator 16 compares bit added results, and a first AND gate 17 outputs an "H" signal, when the data in the same lines of the current frame and the previous frame are the same. - 特許庁

エンコード及びデコードは、パルスデータとＰＤ番号を対応させるテーブルを参照して行い、ひとつのＰＤ番号を４ビットで表した場合、テーブルには最大１６種類のパルスデータを格納することができ、通信データ量を１／８に圧縮することができる。例文帳に追加

The encoding and decoding are performed referring a table in which the pulse data and the PD number correspond, if a PD number is expressed by 4 bits, the table can contain 16 kinds of the pulse data at maximum, and compress the communication data amount to 1/8. - 特許庁

アクセス情報作成部１６では、入力された発生符号量値とＣＰＢ値から、入力されたＣＰＢ値がビットストリームのどの時点でのＣＰＢ値であるかを示すアドレス情報とＣＰＢ値とからなるアクセス情報を作成する。例文帳に追加

An access information generation part 16 generates access information consisting of address information and CPB values, which indicate which time of the bit stream an inputted CPB value is a CPB value at, from an inputted amount of generated codes and the CPB value. - 特許庁

クロック信号ＣＬＫに従ってｍ＋ｎ−１回の累積加算を行った後、データラッチ回路１４の累積加算値の下位ｍ＋ｎ−１ビットがデータラッチ回路１６に保持され、２の補数表示の乗算結果Ｚとして出力される。例文帳に追加

After cumulative addition is performed m+n-1 times according to the clock signal CLK, the lower m+m-1 bits of the cumulative addition value in the data latch circuit 14 is held in a data latch circuit 16, and outputted as a multiplication result Z of two's complement display. - 特許庁

ブランチメトリック生成部１６は、受信信号の１シンボルあたりの２のビット数乗分だけ並列に設けられ、カウンタ１の出力値がインクリメントされるたびにチャネル推定値から受信信号の候補シンボルを減算してブランチメトリックを生成する。例文帳に追加

Branch metric generating sections 16 and placed in parallel by 2 to the power of number of bits in one symbol of a received signal and reduce an object symbol of the received signal from a channel estimate value every time an output of a counter 1 is incremented to generate a branch metric. - 特許庁

演算処理装置は、第１レジスタ１６、第２レジスタ１７、第１セレクタ１８、第２セレクタ１９、第３セレクタ２０、ビットシフタ２１、減算器２２、加算器２３、絶対値演算器を有する単位演算回路が複数個配列されて構成される。例文帳に追加

In this arithmetic processor, a plurality of unit arithmetic circuits each having a first register 16, a second register 17, a first selector 18, a second selector 19, a third selector 20, a bit shifter 21, a subtracter 22, an adder 23 and an absolute value arithmetic operator are arranged. - 特許庁

膜面方向に垂直な方向に磁化される上磁性層１７、下磁性層１５が非磁性層１６の両側に設けられたＴＭＲ素子１８と、ＴＭＲ素子１８の上方、下方にそれぞれ位置し、互いが交差するように設けられたビット線２１、メタル配線１９とを有する。例文帳に追加

This magnetic memory device has a TMR element 18 provided with an upper magnetic layer 17 which is magnetized perpendicularly to a film face direction of the layer 17 and a lower magnetic layer on both sides of a nonmagnetic layer 16, and a bit line 21 and metallic wiring 19 respectively provided above and below the TMR element 18 so that the line 21 and the wiring 19 may interest each other. - 特許庁

第１の磁界Ｈｙ２をメモリ・セルに加えている間に、選択されたメモリ・セル１２に、ワード線１４による第２の磁界Ｈｙ１と、ビット線１６による第３の磁界Ｈｘを加え、第２と第３の磁界が合成されたときに前記選択されたメモリ・セルの情報が切り換えられる。例文帳に追加

While a first magnetic field Hy2 is added to a memory cell, a second magnetic field Hy1 through a word line 14 and a third magnetic field Hx through a bit line 16 are added to a selected memory cell 12, and when the second and third magnetic fields are synthesized, the information of the selected memory cell is switched. - 特許庁

エラーフラグ判断部２０は、バッファ１６からデコーダ１７に送られる上記再生用１ビットデジタル信号Ｄ_Ｒ’よりも時間的に前のデータ、例えば所定時間後にデコーダ１７に送られるべき判断用データ列Ｄ_ｄ中のエラーフラグｆ_ｅの状態を判断する。例文帳に追加

An error flag determination section 20 determines the state of the error flag f_e in the data earlier in terms of time than the 1 bit digital signal D_R' for reproduction to be sent from a buffer 16 to the decoder 17, i.e. in a data column D_d for determination ought to be sent to the decoder 17 after, for example, the prescribed time. - 特許庁

送信回路９では、入力された位置検出情報の末尾に入力データの誤りを検出できる１６ビットの巡回符号ＣＲＣを付加してシリアルデータに変換してシリアル信号ＳＲＸとしてサーボ制御装置１３へ送信する。例文帳に追加

In the transmitting circuit 9, a cyclic code CRC of 16 bits capable of detecting the error of the input data is added to the end of the inputted position sensing information, to be converted into the serial data and transmitted to the servo controller 13 as a serial signal SRX. - 特許庁

配列管１６の他方端である吐出口１６ａからビーズ１０が透明硬化剤と共に吐出され、ビーズ１０が透明硬化剤とともに被印物に付着し、被印物１８上に所望のカラービットコードをマーキングする。例文帳に追加

The beads 10 are discharged from a discharge port 16a that is the other end of the arrangement pipe 16 together with the transparent hardening agent, the beads 10 adhere to a marked object together with the transparent hardening agent, and a desired color bit code is marked on the marked object 18. - 特許庁

制御装置２９は送りモータ１６を制御し、刃先部１２の送り量が前記最短距離に達して切り込みを行う区分まではコアビット１３の送りを低速に、次の区分においては低速ではあるが、送り速度を上げ、最後の区分においては更に送り速度を上げる。例文帳に追加

A controller 29 controls the feed motor 16 and the feeding speed of the core bit 13 is made low in the section where the feed quantity of the edge part 12 reaches the shortest distance to perform the cutting of the ingot, increased in the next section at a low speed and further increased in the last section. - 特許庁

また第１および第２のラダー抵抗２および３を分離するようにアナログスイッチ１６，１８，１９を切替制御して、第１のバッファ１４および第２のバッファ１５を通じて出力端子ＯＵＴ１およびＯＵＴ２から３ビットのＤ／Ａ変換信号を出力させる。例文帳に追加

Further, the control circuit 23 applies switching control to the analog switches 16, 18, 19 so as to separate the first and second ladder resistors 2, 3 from each other and provides an output of 3-bit D/A conversion signals from output terminals OUT 1, OUT 2 through the first and second buffers 14, 15. - 特許庁

導電体１０、絶縁体２０、および絶縁層１１の上に、第１電極部１２、第２電極部１３、抵抗変化層１４、第３電極部１５で構成される抵抗変化型のメモリビット部１が立体的に構成され、上部に導電体１６が配置される。例文帳に追加

A variable resistance memory bit part 1 composed of a first electrode section 12, a second electrode section 13, a variable resistance layer 14 and a third electrode section 15 is three-dimensionally constituted on a conductor 10, an insulator 20 and an insulating layer 11, and a conductor 16 is disposed at the upper part. - 特許庁

全体制御部１９は，各符号化部１０〜１２におけるＮピクチャ分の符号化ストリームを単位として，事前符号化部１６〜１８による事前符号化結果をもとに発生符号量を予測し，各符号化部１０〜１２に配分する出力ビットレートを決定する。例文帳に追加

A whole control part 19 predicts the amount of generated codes on the basis of a preencoded result by preencoding parts 16 to 18 with encoded streams for N pictures in respective encoding parts 10 to 12 as a unit and determines an output bit rate for distributing the amount to the respective encoding parts 10 to 12. - 特許庁

軸受１４ａ・１４ｂの中心開口を通って貫通孔にガイドシャフト１６が挿入されているので、コアビット接続軸１３の回転からリード線１９が独立しており、オーバーコア中にも残留ひずみ・残留応力を計測できる。例文帳に追加

Since the guide shaft 16 is inserted in the through-hole through the center openings of the bearings 14a and 14b, the lead wire 19 is independent of the rotation of the core bit connection shaft 13, and residual strain and residual stress in the over core can be measured. - 特許庁

ここでは、データ伝送線ＤＬ１に接続された受信端子ＴＥ１をエッジ検出端子ＴＥ３にも電気的に接続し、エッジ検出回路１６を通じてスタートビットに対応するエッジが検出されたときエッジ検出フラグＦ１がレジスタ１７にセットされるようにする。例文帳に追加

In this case, a reception terminal TE1 connected to a data transmission line DL1 is electrically connected also to an edge detecting terminal TE3, and when an edge corresponding to start bits is detected through an edge detecting circuit 16, an edge detection flag F1 is set in a register 17. - 特許庁

リーク検査用電圧印加手段１７と各主ビット線ＭＢＬ０〜ＭＢＬ７との間にリーク検査用選択トランジスタＬＴ０〜ＬＴ７が設けられており、リーク検査用選択回路１６から出力されるリーク検査用選択トランジスタ選択信号ＬＳ０〜ＬＳ７によってそれぞれ制御される。例文帳に追加

Inspection selection transistors LT0 to LT7 are disposed between the leakage inspection voltage application means 17 and the main bit lines MBL0 to MBL7, and controlled by leakage inspection selection transistor selection signals LS0 to LS7 outputted from the leakage inspection selection circuit 16. - 特許庁

穿孔用のノンコアタイプビット１６のシャンク１２が、先端のチップ１４の近傍位置で折り返された略Ｕ形状の循環流路２２と、その軸線に沿って延びた通気路５８とを、その内部に個別に有して形成されている。例文帳に追加

A shank 12 of a non core type bit 16 for boring is formed having individually a circulating flow way 22 of the shape of an abbreviation U turned up in the near position of a tip 14 at an edge and a venting way 58 prolonged along with the axis, in it. - 特許庁

デコーダ１２は、画像入力端子１０から入力する画像データをビットマップに展開して画像メモリ１４に格納し、入力画像情報に含まれる複数のオブジェクトのヘッダ情報を象徴データ抽出回路１６に供給する。例文帳に追加

A decoder 12 develops picture data inputted from the terminal 10 in a bit map, stores it in a picture memory and supplies header information of a plural objects included in input picture information to a symbol data extracting circuit 16. - 特許庁

ｎビットフリップフロップ１６の出力は第１のジッタ情報ラッチ回路１７に格納され、次の回で新たなデータが第１のジッタ情報ラッチ回路１７に格納されると同時に前回のデータは第２のジッタ情報ラッチ回路１８に移される。例文帳に追加

An output of the n-bit flip-flop 16 is stored in a first jitter- data latch circuit 17, and at the next time, new data are stored in the first jitter-data latch circuit 17 while data at the last time are shifted to a second jitter-data latch circuit 18. - 特許庁

ギガビットイーサネットでの自動-交渉機能の遂行時、IEEE８０２.３ab標準で使用しない特定状態、すなわち、整数"１６"のメッセージを有するメッセージページを送受信することによって第２非形式ページを伝送するのにかかる時間だけ短くする。例文帳に追加

When an auto-negotiation function is carried out, a specific state not used in the IEEE 802.3ab model, i.e., a message page including a message indicating an integer '16' is transmitted and received, thereby shortening only the time required for transmitting a second unformatted page. - 特許庁

ＴＰＣ制御部１７は、ＳＩＲ測定部１４で測定した受信ＳＩＲと目標ＳＩＲ制御部１６が設定した目標ＳＩＲとを比較し、比較結果に応じて基地局の送信電力を制御する制御ビットを送信する。例文帳に追加

A TPC control module 17 compares a receiving SIR measured by an SIR measurement module 14 with a target receiving SIR set by the target SIR control module 16 and transmits a base station transmit power control bit depending on the result of comparison. - 特許庁

管状部１２および絞り部１４を有する採取管１０と、絞り部の開口部を閉塞する蓋体１６と、採取管を掘削装置の先端ビット部分の攪拌翼または掘削翼に取付部３０とを具備するサンプル採取用具とする。例文帳に追加

This sampling tool has a sampling pipe 10 having a tubular part 12 and an orifice part 14, a cover body 16 for blocking up an opening part of the orifice part, and an installing part 30 for installing the sampling pipe on an agitating blade or an excavating blade of the tip bit part of the excavator. - 特許庁

エラーフラグ判断部２０は、バッファ１６からデコーダ１７に送られる上記再生用１ビットデジタル信号Ｄ_R’よりも時間的に前のデータ、例えば所定時間後にデコーダ１７に送られるべき判断用データ列Ｄ_d中のエラーフラグｆ_eの状態を判断する。例文帳に追加

An error judgement part 20 judges the state of an error flag fe in data temporally precedent to the above one-bit digital signal D'R for reproduction sent from a buffer 16 to the decoder 17, e.g. a data sequence Dd for judgement which should be sent to the decoder 17 a prescribed time later. - 特許庁

メモリセル１３は、ワード線１１を１本選択したときに、選択されたワード線に接続されているメモリセルが単位回路１６の各端子にそれぞれ１個ずつ電気的に接続可能となるようワード線とビット線の全交点の半数に当たる所定の交点に配置される。例文帳に追加

Memory cells 13 are arranged at prescribed intersecting points of word lines 11 and bit lines 12 corresponding to a half of all intersecting points of the lines 11 and 12, so that the memory cells 13 connected to one word line 11 are connected electrically to each terminal of a unit circuit 16 one by one when the word line 11 is selected. - 特許庁

スプリッタ１６のパスバンドに入る場合、そのまま加算器２２に出力し、フィルタ１８のパスバンドに入る場合、周波数ダウンシフタ２０において周波数とダウンシフトして加算器２２に入力し、またデジタル信号の第１のビット信号ＭＳＢ_1を発生する。例文帳に追加

When frequencies of the signal enter into the passband of a filter 16, the signals are outputted to an adder 22 as they are and when the frequencies of the signal enter into the epasband of a filter 18, the signals are down-shifted in a frequency-down shifter 20 to be inputted to an addrer 22 and generates the first bit signal MSB1 of a digital signal is generated. - 特許庁

該保持部材１５，１６の下端側鋭頭部４６，４７には、回転ビット５２，５３を有する削孔装置４８，４９を複数配置し、削孔装置４８，４９の隣り合うモーターギヤ（駆動源）２３，２４は、循環水を駆動媒体として互いに反対方向に回転駆動するように配置する。例文帳に追加

A plurality of boring devices 48 and 49 having rotary bits 52 and 53 are arranged to the lower end side sharp head sections 46 and 47 of the holding members 15 and 16, and motor gears (driving sources) 23 and 24 neighboring on the drilling devices 48 and 49 are arranged so that circulating water as a driving medium can make mutually rotary drive in the opposite direction. - 特許庁

第２画像メモリ１７に、色変換・２値化部１６で生成される記録用の各画素１ビットのＫ，Ｃ，Ｍ，Ｙの画像データを順次格納し、各色成分の画像データを２ページ単位で記録部１８へ順次読み出してカラー記録処理を行う。例文帳に追加

A second image memory 17 sequentially stores K, C, M, Y recording image data including pixels each comprising 1 bit generated by a color conversion / binary coding processing section 16 and a recording section 18 sequentially reads and records the image data of each color component in units of 2 pages and color recording processing is applied to the image data. - 特許庁

周波数計算部１４は、ビットストリームメモリ１０に残っているデータの残量から、クロック周波数を計算し、クロック・電源電圧制御部１６がその周波数のクロックと、その周波数に対応する電源電圧を設定して、エントロピーデコード部１１を駆動する。例文帳に追加

A frequency calculation part 14 calculates a clock frequency from a remaining data amount remaining in a bit stream memory 10, while a clock-power source voltage control unit 16 sets a clock of the frequency and power source voltage corresponding to the frequency and drives an entropy decode part 11. - 特許庁

低レートチャネルはスケジューリングデータ（１６ビット）のみを含み、かつ高レートチャネルはデータを全く含まない（ナルデータ）ので、基地局は、順方向リンク上で、逆方向リンクのスケジューリング情報を、移動局へ非常に迅速に伝送すると決める。例文帳に追加

Since the low rate channel includes only scheduling data (16 bits) and the high rate channel may have no data (null data) at all, the base station may decide to transmit the reverse link scheduling information to the mobile station very quickly on the forward link. - 特許庁

先端にロストビット１２を有した中実のロックボルト１４をドリリングロッドとして使用し、このロックボルトと、このロックボルトのほぼ全長を離間包囲する保孔管１６とを、削孔二重管のインナ、およびアウタとして用いている。例文帳に追加

The solid lock bolt 14 having a lost bit 12 on the front end is used as a drilling rod, and the lock bolt and a hole retaining pipe 16 separately surrounding almost the overall length of the lock bolt are used for both the inner and the outer of the drilling double pipe. - 特許庁

動作モード設定回路２０は、端子１２，１４，１６からそれぞれテスト信号ＴＥＳＴ，リセット信号ＲＥＳＥＴおよび外部クロックＣＬＫを受け、半導体集積回路１０の動作モードを設定し、ｎビット長の動作モード設定信号ＳＥＴ＜０：ｎ−１＞をデコーダ２２へ出力する。例文帳に追加

An operation mode setting circuit 20 receives a test signal TEST, a reset signal RESET, and an external clock CLK from terminals 12, 14, and 16 respectively, sets an operation mode for the semiconductor integrated circuit 10, and outputs an operation mode setting signal SET<0:n-1> of a bit length n to a decoder 22. - 特許庁

プリンタサーバ１６では、端末装置１４から入力された印刷データをＲＩＰ処理部３２でＲＩＰ処理してビットマップデータ５２に変換し、これをプリンタドライバ３４から同種の２つの印刷装置１２Ａ１、１２Ａ２へ送信する。例文帳に追加

In the printer server 16, print data inputted from a terminal device 14 is RIP-processed in a RIP processing part 32 and is converted into bitmap data 52, and they are transmitted to two printers 12A1, 12A2 of the same kind from a printer driver 34. - 特許庁

タップ数制御回路１６は、復調されて出力されるデータのビットエラーレートに基づき上記伝送路の周波数特性の時間変動量を推定し、この推定した時間変動量に基づきＩＩＲフィルタのタップ数を制御する。例文帳に追加

The tap number control circuit 16 estimates a time variation amount in the frequency characteristic of the transmission channel on the basis of a bit error rate of data that are demodulated and then outputted and controls number of the taps of the IIR filter on the basis of the estimated time variation amount. - 特許庁

画像処理装置１００は、ウェーブレット変換部１０、フレームバッファ１２、量子化部１４、ビットプレーン符号化部１６、算術符号化部１８、ストリーム生成部２０を備え、これらのブロックを使用して原画像ＯＩを階層的に符号化画像データＣＩに変換する。例文帳に追加

This image processing apparatus 100 comprises a wavelet transform unit 10, a frame buffer 12, a quantization unit 14, a bit plane coding unit 16, an arithmetic coding unit 18, and a stream generating unit 20, and converts an original image OI into coded image data CI hierarchically by using these units. - 特許庁