「16 ビット」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

不揮発性半導体記憶装置は、半導体基板１１に行列状に配置された複数のメモリセル部１１と、列方向に延びる拡散層からなる複数のビット線１２と、埋め込み絶縁膜１６と、埋め込み絶縁膜１６の上に形成され、行方向に延びる複数のワード線１３とを備えている。例文帳に追加

The nonvolatile semiconductor memory device comprises a plurality of memory cell portions 11 arranged in a matrix structure in a semiconductor substrate 10, a plurality of bit lines 12, each consisting of a diffusion layer extended in the column direction, a buried insulation film 16, a plurality of word lines 13 which are formed on the buried insulation layer 16 and are extended in the row direction. - 特許庁

上記第９〜第１８ビットの値が１６未満のときには、ＬＵＴ２２４から出力される小信号領域用の補償データが、１６以上のときには、ＬＵＴ２２６から出力される大信号領域用の補償データが、プリディストータ２０２に対して入力され、プリディストータ２０２は、入力された補償データを用いて、入力データＩ，Ｑに対する補償を行う。例文帳に追加

Compensation data for a small signal area output from the LUT 225 when the value of the ninth to eighteenth bits is <16, or compensation data for a large signal area output from the LUT 226 when the value is ≥16, are input to a predistorter 202, respectively and the predistorter compensates for the input data I and Q using the input compensation data. - 特許庁

画像情報変換装置１において、ＭＰＥＧ２ビットストリームを入力し、ＭＰＥＧ４における８×８動きベクトル及び１６×１６動きベクトルを求める際に、動きベクトル変換部１３によりスケーリングされた動きベクトルに対して、動きベクトル補正部１４において再検索し、動きベクトルの精度を補正し、精度が補正された動きベクトルをＭＰＥＧ４画像符号化部１５に供給する。例文帳に追加

In an image information transforming device 1, a motion vector correcting part 14 reretrieves a motion vector scaled by a motion vector transforming part 13, corrects the accuracy of the motion vector and supplies the motion vector whose accuracy is corrected to an MPEG4 image encoding part 15 when an MPEG2 bit stream is inputted to find an 8×8 motion vector and a 16×16 motion vector in the MPEG4. - 特許庁

ＣＢＲインタフェースの複数ポートのデータを記憶する単一の記憶手段１６と、記憶手段１６から時分割で読み出されたポート毎の非連続のパラレルデータを、ＣＢＲインタフェースの各ポートが各ビット列に対応するパラレルデータに変換する変換手段１８とを備えたＣＬＡＤ装置。例文帳に追加

The CLAD device is provided with a single storage means 16 that stores data of a plurality of ports of a CBR interface and with a conversion means 18 that converts a discontinuous parallel data by each port read in time division from the storage means 16 into parallel data corresponding to each bit stream from each port of the CBR interface. - 特許庁

ＯＬＴが、ＯＮＵへの下り信号から周期的な固定ビットパターンを繰り返すアイドル信号を検出するフレーム精査部１６と、フレーム精査部１６により検出されたアイドル信号に対してスクランブルデータを充填したダミーフレームを挿入するダミーフレーム生成部１７とを備える。例文帳に追加

An OLT (optical line termination) is provided with a frame scrutinization unit 16 which detects an idle signal which repeats periodical fixed bit pattern from a down signal to an ONU (optical network unit) and a dummy frame producer 17 which inserts the dummy frame filled with scramble data with respect to the idle signal detected by the frame scrutinization unit 16. - 特許庁

命令コードに対して、プレフィックスコードか、それ以外の命令コードかを判定し、その判定結果と前記１６ビットの命令コードとを出力する命令フェッチ部（ＦＴＣ）を採用すると共に、その判別結果に基づいて命令コードデコードするデコーダ（ＢＤＹＤＥＣ１，ＢＤＹＤＥＣ２）とプレフィックスコードをデコードするデコーダ（ＰＲＦＤＥＣ１，ＰＲＦＤＥＣ２）とを別々に配置する。例文帳に追加

An instruction fetch part (FTC) for discriminating whether an instruction code is a prefix code or another instruction code and outputting the discrimination result and an instruction code of 16 bits is adopted, and decoders (BDYDEC1, BEYDEC2) for decoding the instruction code based on the discrimination result and decoders (PRFDEC1, PRFDEC2) for decoding a prefix code are separately arranged. - 特許庁

Ａ／Ｄ変換器３７は、制御データを制御信号に変換し、ＬＤＤ１２は、ビット列である送信情報に応じた駆動電流を制御信号に基づいて生成し、ＬＤ１４は駆動電流の入力を受けて光信号を送信し、ＭＰＤ１６は、ＬＤ１４から送信された光信号を電圧信号に変換し、フィルタ３０はこの電圧信号から一部の周波数帯域を抽出する。例文帳に追加

An A/D converter 37 converts control data into a control signal, an LDD 12 generates a drive current corresponding to transmission information of a bit string based on the control signal, an LD 14 receives input of the drive current and transmits an optical signal, an MPD 16 converts the optical signal received from the LD 14 into a voltage signal, and a filter 30 extracts a partial frequency band from the voltage signal. - 特許庁

また、グランド電極１３はねじりばね１５によって挿入方向の前側に付勢され、ＰＣカードを所定の高駆動電圧対応のカードスロット（１６ビット用）に装着するとき、ねじりばね１５のばね力に抗して突起収容孔９内の突起１３Ｂは挿入方向の後側に移動する。例文帳に追加

Besides, the ground electrode 13 is energized to the front side of inserting direction by a torsion spring 15 and when mounting the PC card onto the card slot (for 16 bits) corresponding to a prescribed high driving voltage, the projection 13B in the projection housing hole 9 is moved to the rear side in inserting direction against the spring force of the torsion spring 15. - 特許庁

移動局１６は、少なくとも１つのレート指示ビットによって表されたボコーディングレートを考慮して、下方向の送信電力を計算し、フレームの先頭部分の復号化によってボコーディングレートを決定できるので、最初のフレームの反復から１つのフレームより短い期間の電力制御ができる。例文帳に追加

In a mobile station 16, downward transmission power is calculated by taking the vocoding rate expressed by at least one rate indicating bit in consideration and the vocoding rate is decided by decoding the head part of the frame so that power control is executed in a period being shorter than one frame from the repetition of the first frame. - 特許庁

カラー複写機１８がホストコンピュータ１０からのコンピュータグラフィックス等の画像を印刷する場合、ラスタイメージプロセッサ１３はその印刷データに基づいて記録色のビットマップデータを画像メモリ１５に展開すると共に、各画素毎に属性情報を属性マップメモリ１６に格納する。例文帳に追加

When a color copying machine 18 prints images such as computer graphics or the like from a host computer 10, a raster image processor 13 develops bit map data of recording colors to an image memory 15 on the basis of printing data, and also stores attribute information to an attribute map memory 16 for each pixel. - 特許庁

また、前段のＲＡＭ１５の大きさは、｛（後段のＲＡＭ１６のサイズ）＊８／（システムバスのビット幅）｝＊（システムクロック周期) ＋（ＤＭＡの最大待ち時間）≦（ＬＡＮフレーム間隔時間）＋（ＬＡＮコントローラ１１の有効データ抜出し時間）＋( 前段のＲＡＭ１５のサイズ) ＊｛（ＬＡＮクロック周期）＊（前段のＲＡＭ１５のｂｉｔ数／８）｝という計算式で算出される大きさとしている。例文帳に追加

The forestage RAM 15 has a size calculated, according to an expression ((post-stage RAM 16 size)*8/(which of system bus bit))*(system clock period)+(DMA maximum waiting time)≤(LAN frame interval time)+(effective data extraction time of LAN controller 11)+(prestage RAM 15 size)*((LAN clock period)*(prestage RAM 15 bit number/8)). - 特許庁

強誘電体記憶装置の選択電圧調整方法は、強誘電体メモリセル１８に所定電圧刻みで複数の検査電圧Ｖ_＋Ｓ０〜Ｖ_＋Ｓ４を順次印加した時に、その強誘電体メモリセルに接続されたワード線１４及びビット線１６のいずれか一方を介して出力される電圧Ｖ_０〜Ｖ_４をそれぞれ検出する工程を有する。例文帳に追加

The selection voltage adjustment method of the ferroelectric storage device has a step for respectively detecting voltages V_0 to V_4 outputted via either one of a wordline 14 and a bit line 16 connected to a ferroelectric memory cell 18 when a plurality of inspection voltages V_+S0 to V_+S4 are successively applied to the ferroelectric memory cell 18 in a prescribed unit of voltage. - 特許庁

生じた孔曲がり１２ａの曲がり方向とは反対側に、スリット１６が形成された領域を配置した状態で、推進ガイドパイプ１３を穿孔された孔１２に挿入して、掘削ビット１４を孔曲がり１２ａの曲がり方向と反対側に向けて掘削させることにより、孔曲がりを修正する。例文帳に追加

A hole bending is corrected by inserting the propulsion guide pipe 13 into the drilled pipe 12, while arranging a region on which the slits 16 are formed on a side opposite to the bending direction of the occurred hole bending 12a, and drilling while directing the drilling bit 14 toward the side opposite to the bending direction of the hole bending 12a. - 特許庁

マイコンに搭載される４つのＲＯＭ３Ａ〜３Ｄを選択するためのアドレスデコーダ１１は、ＩＤＤＱテスト信号が与えられると、測定用のテストパターンとして与えられるアドレスがＬＳＢ側の１６ビットに亘り連続する領域については、その領域に対応するＲＯＭ３Ａ〜３Ｄを同時に選択するようにデコード信号を出力する。例文帳に追加

As to an area in which an address given as a measurement test pattern continues over 16 bits on an LSB side, the address decoder 11 for selecting four ROMs 3A-3D mounted in the microcomputer outputs a decode signal for simultaneously selecting the ROMs 3A-3D corresponding to the area in receipt of an IDDQ test signal. - 特許庁

マトリックス画像表示装置１００であって、複数ビットからなる階調データをそれぞれ異なるタイミングでラッチする複数のラッチパルスＮＥＴを発生する水平シフトレジスタ１０を有し、この水平シフトレジスタ１０の出力の後に、遅延型フリップフロップ回路１７を採用したラッチパルスタイミング調整回路１６を接続した。例文帳に追加

The matrix image display device 100 includes a horizontal shift register 10 for generating a plurality of latch pulses NET, used to latch gradation data constituted of a plurality of bits in different timing respectively, and a latch pulse timing adjustment circuit 16; adopting a delay flip-flop 17, is connected after the output of the horizontal shift register 10. - 特許庁

１ライン分のデータ信号を格納されるラッチ回路を５段備えたラッチ回路１２より、各発光部を点灯させるためにドライブ回路１６に出力されるデータ信号が、Ｙ位置補正データ記憶回路１３に格納された各発光部毎に９ビットの補正データ信号に応じて、選択回路１５によって選択される。例文帳に追加

Data signals being delivered from a latch circuit 12 having latch circuits each storing a line of data signals in five stages to a drive circuit 16 in order to light each light emitting part are selected by a select circuit 15 depending on a 9 bit correction data signal stored for each light emitting part in a Y position correction data storing circuit 13. - 特許庁

１画素につき１ビットの２値表現された印刷データのうち、偶数ドット位置の印刷データを小ドットの階調表現された印刷データに変換して第１イメージバッファ１４に格納し、奇数ドット位置の印刷データを中ドットの階調表現された印刷データに変換して第２イメージバッファ１６に格納する。例文帳に追加

In print data where 1 pixel is represented by 1 binary bit, print data at even dot position is converted into print data of small dot gray scale representation and stored in a first image buffer 14 whereas print data at odd dot position is converted into print data of intermediate dot gray scale representation and stored in a second image buffer 16. - 特許庁

ソースエンコーダによって生成されたワード（１６）のうちから、最も堅固で、かつ、送信されるデータのビットからなるストリーム（１１）を再構成するための音声合成（７）とその後の逆解析（９）に困難なく耐えることのできるワードを選定するために、ソースエンコーダ（２）が、トランスコーダ（１０）、変換テーブル（２１−２４）、および／または、連結回路（２８）で置き換えられる。例文帳に追加

In order to select a word withstanding voice synthesis 7 and succeeding inverse analysis 9 without difficulty for re-configuration of a most robust stream 11 consisting of bits of data to be sent among words 16 generated by a source encoder, the source encoder 2 is replaced with a transcoder 10, conversion tables 21-24 and/or a connection circuit 28. - 特許庁

音声符号化器３００は、マイクロフォン１６から入力されアナログディジタル変換部１４でディジタル化された音声信号を低ビットレートに圧縮する音声符号化を行って誤り訂正符号化器２００に渡すとともに、誤り訂正符号化器２００から出力される符号化音声信号を伸張してディジタルアナログ変換部１５に渡す処理を行う。例文帳に追加

A voice encoder 300 operates voice encoding processing for compressing a voice signal inputted from a microphone 16, and digitized by an analog/digital converting part 14 into a low bit rate, and transfers it to an error correction encoder 200, and extends an encoded voice signal outputted from the error correction encoder 200, and transfers it to a digital/analog converting part 15. - 特許庁

ビットシリアル信号の所定のパターンを設定する少なくとも１つの設定回路１と、前記変換処理を施した各ブロックから、設定回路１が設定したパターンを検出する複数の検出回路４ａ〜４ｐと、検出回路４ａ〜４ｐが前記パターンを検出したときは当該ブロックを除去する除去回路６とを備えている。例文帳に追加

The device is provided with an at least one setting circuit 1 setting the prescribed pattern of a bit serial signal, plural detecting circuits (4a-4p) detecting a pattern set by the setting circuit 1 out of each block in which conversion processing is performed, and an eleminating circuit 16 eliminating the block when the detecting circuits (4a-4p) detect the pattern. - 特許庁

無線基地局装置１はＤＰＣＣＨ復調部１６にてＤＰＣＣＨの復調が完了すると、チャネル推定計算部１７にてチャネル推定値を使用してフェージング相関値を計算し、速度推定部１８にて速度計算処理を行い、ビット列の‘０’と‘１’との割合から移動方向推定部２０にて移動方向推定処理を行う。例文帳に追加

When the demodulation of DPCCH is completed at a DPCCH demodulator 16, the radio base station device 1 uses a channel estimation value at a channel estimation calculator 17 for calculating a fading correlation value; performs speed calculation processing at a speed estimator 18; and performs travel direction estimation processing at a travel direction estimator 20 from the ratio of '0' to '1' in a bit train. - 特許庁

このＡ／Ｄ変換器は、トラックホールド回路１１と、参照電圧生成回路１２と、スイッチドキャパシタ回路１３と、このスイッチドキャパシタ回路１３によりホールドされた電圧を増幅するプリアンプ１４と、このプリアンプ１４の出力に対応したロジックレベルを発生するコンパレータ１５と、このロジックレベルをバイナリコード（ｎビットデジタル出力）に変換するエンコーダ１６とを具備している。例文帳に追加

The A/D converter includes a track hold circuit 11, a reference voltage generation circuit 12, a switched capacitor circuit 12, a preamplifier 14 for amplifying voltage held by the switched capacitor circuit 13, a comparator 15 for generating a logic level corresponding to the output of the preamplifier 14, and an encoder 16 for converting the logic level into a binary code (n-bit digital output). - 特許庁

ＧＰＳ信号強度計測装置１００は、信号強度の強い屋外に設置されたＡアンテナ１で受信されたＧＰＳ信号から得られるコード遅延、搬送波ドップラー、航法メッセージの情報を利用することで、微弱信号環境に設置されたＢアンテナ２で受信されるＧＰＳ信号の「複数ビット長ＧＰＳレプリカ信号１６」を生成する。例文帳に追加

A GPS signal intensity measuring device 100 generates a "multiple bit length GPS replica signal 16" of a GPS signal received by an antenna-B 2 installed in a feeble signal environment, by utilizing information on code delay, carrier wave Doppler, and a navigation message obtained from a GPS signal received with an antenna-A 1 installed in the outside where signal intensities are high. - 特許庁

符号化部１２は，符号化制御部１６の制御に従って，ストリーム入力部１１に入力されたビットストリームの各画像領域単位を符号化し，符号化結果のピクチャデータを第１バッファ１３に格納し，画像領域単位毎の符号量および付加的情報をユーザデータとして第２バッファ１４に格納する。例文帳に追加

A coding section 12 codes each image region unit of a bit stream received by a stream input section 11 according to the control of a coding control section 16, stores picture data being a coding result to a first buffer 13, and stores a code amount and attached information by each image region unit to a second buffer 14 as the user data. - 特許庁

親機１２は、子機１４から伝達されたオンオフ状態信号と親機１２自身の押釦スイッチ１６のオンオフ状態信号とに基づいて、これらのオンオフ状態を表すビット列を含む所定形式の前記入力データフレームを生成し、そのデータフレームを所定の通信プロトコルに従って家庭用テレビゲーム機２のプロセッサに向けて送信する。例文帳に追加

The parent machine 12 generates an input data frame of a prescribed form containing a bit array showing the on/off states, sends the data frame to the processor of a home video game machine 2 in accordance with a prescribed communications protocol on the basis of the on/off state signal transmitted from the subsidiary machines 14 and the on/off state signal of the push-button switch 16 of the parent machine 12 itself. - 特許庁

光ファイバー１２から射出されたシリアル信号光は、レンズ１４により平行信号光２６とされ、１ビット分の信号光を透過又は遮断する透過部及び非透過部を互いに異なるパターンとなるように配置した複数のマスクパターンが形成されたマスク部材１６を介して光スイッチ薄膜１８に照射される。例文帳に追加

Serial signal light emitted from an optical fiber 12 and converted into parallel signal light 26 by a lens 14 is made incident on an optical switch thin film 18 via a mask member 16 on which a plurality of mask patterns with transmission parts and non-transmission parts, transmitting or cutting off one bit of the signal light, disposed thereon so as to form respectively different patterns are formed. - 特許庁

切削用のチップ１４をシャンク先端部に一体的に有してなる、穿孔用のノンコアタイプビット１６が、チップ部分に冷却水を供給するための給水路２２、およびそのチップにより切削された穿孔２４内の冷却水をその穿孔外に排出するための排水路２６を、その先端部に開口を持つ軸線方向での貫通路としてシャンク１２の内部に個別に有している。例文帳に追加

A non-core type bit 16 for drilling integrally providing with a chip 14 for cutting at the tip of the shank comprises a water supply channel 22 for supplying the cooling water to the and a drain channel 26 for discharging the cooling water in the bore hole 24 drilled by the chip as a through hole with an aperture at the tip in the axis direction in the shank 12. - 特許庁

セルプレート・ドライバ回路１１，１２は制御回路１６を介して増幅回路１７を制御する増幅回路制御信号線１８と接続されており、増幅回路１７のビット線８，９の電位に対する増幅動作の前後でドライブ線９，１０に出力する電圧の電位を切り替える構成となっている。例文帳に追加

The cell plate drive circuits 11, 12 are connected to an amplifier circuit control signal line 18 controlling an amplifier circuit 17 through the control circuit 16, and switch a potential of voltage outputted to the drive lines 9, 10 before and after of amplifying operation for potentials of bit lines 8, 9 of the amplifier circuit 17. - 特許庁

ＣＰＵ１６は、ビデオ入力バッファ１２およびオーディオ入力バッファ１４に一時記憶された、固定ビットレートのビデオストリームおよびオーディオストリームから、同一長さのパケットデータを生成するとともに、各パケットデータに対して固定長のヘッダデータを生成して、これらを出力バッファ１５に交互に記憶させることにより多重化する。例文帳に追加

A CPU 16 generates packet data of the same length as that of video and audio streams at a fixed bit rate from them temporarily stored in a video input buffer 12 and an audio input buffer 14, generates header data with a fixed length to each of the packet data and alternately stores them to an output buffer 15 to multiplex the packet data. - 特許庁

そして、１６ビットの即値データを読み出すときには、該当するアドレスに対して同時にデータの読み出しを行い、ＲＯＭ１１から読み出したデータは即値データバス１７を介して即値データ転送先判断回路２０に出力し、ＲＯＭ１２から読み出したデータは即値データバス１８を介して即値データ転送先判断回路２０に出力する。例文帳に追加

Then, at the time of reading the immediate data of 16 bits, the read of the data to a pertinent address is simultaneously performed, the data read from the ROM 11 are outputted through an immediate data bus 17 to an immediate data transfer destination judgment circuit 20 and the data read from the ROM 12 are outputted through the immediate data bus 18 to the immediate data transfer destination judgment circuit 20. - 特許庁

複数のワード線１４及び複数のビット線１６の各交点に形成される複数の強誘電体キャパシタ１８の少なくとも一つに印加される電圧を、テスタ４０によって、電源電圧ＶＤＤより低い方向にスイープさせて、飽和分極点Ｃとなる最小電圧Ｖｓｍｉｎを検出する。例文帳に追加

The minimum voltage Vsmin being a saturation polarization point C is detected by sweeping voltage applied to at least one capacitor out of a plurality of ferroelectric capacitors 18 formed at each intersections of a plurality of word lines 14 and a plurality of bit lines 16 in the direction of lower voltage than power source voltage VDD by a tester 40. - 特許庁

強誘電体記憶装置では、複数のワード線１４及び複数のビット線１６の各交点に形成される複数の強誘電体メモリセル１８の少なくとも一つの選択セル１８ａに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程が繰り返し行われる。例文帳に追加

In the ferroelectric memory device, an operation process to execute any one of data read, data rewrite, or data write is repeatedly performed to at least one selected cell 18a of a plurality of ferroelectric memory cell 18 formed at each intersection point of a plurality of word lines 14 and a plurality of bit lines 16. - 特許庁

ＧＰＳ信号強度計測装置１００では、Ｂ相関器１７が「複数ビット長ＧＰＳレプリカ信号１６」とＢアンテナ２で受信されるＧＰＳ信号との相関処理を実行し、相関処理により得られた相関値により信号強度検出部１９がＧＰＳ微弱信号の信号強度２０を算出する。例文帳に追加

In the measuring device 100, a correlation device-B 17 performs correlation processing between the "replica signal 16" and a GPS signal received by the antenna-B 2, and a signal intensity detection section 19 calculates the signal intensity 20 of the feeble GPS signal by using the correlation value obtained by the correlation processing. - 特許庁

ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。例文帳に追加

The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred. - 特許庁

装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウントを制御するビットオフセット信号を発生するトリガー処理回路を含む。例文帳に追加

An exemplary apparatus includes a window comparator 14 operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device 16 operative to sample the output signal; an event array counter 24 representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit 26 operative to generate a bit offset signal that controls the counting. - 特許庁

一方、システムコントローラ２７がＴＯＣからディスク識別データＩＤを判別し、さらに再生モード識別データＩｍが一般的なＣＤと同様の品質のオーディオ信号の再生を指示する第２の再生モードであることを判別したとき、選択回路３６は端子ａ側を選択し、ＣＩＲＣデコーダ２９から出力される上記１６ビット／サンプルのオーディオデータＤ６Ｕを出力するようになされている。例文帳に追加

When the system controller 27 discriminates disk identification data ID from TOC and reproducing mode identification data Im is the second reproducing mode which instructs the reproduction of an audio signal of the same quality as a general CD, the circuit 36 selects the side of a terminal (a) to output audio data D6U of the 16 bit/sample outputted from a CIRC decoder 29. - 特許庁